３次元集積回路装置及びその製造方法
【課題】ガラス基板上に薄膜半導体層を形成した３次元集積回路装置を提供する。
【解決手段】ガラス基板１１上に、単結晶もしくは準単結晶の２層の薄膜半導体層１３，１６が層間絶縁層１４を介して積層され、２層の薄膜半導体層１３，１６は、下層の第１層の薄膜半導体層１３と上層の第２層の薄膜半導体層１６とが異なる材料であり、２層の薄膜半導体層１３，１６が、層間絶縁層１４に形成された開口内を埋めて形成された、エピタキシャル層１５によって接続され、エピタキシャル層１５の表面部は、第２層の薄膜半導体層１６と同じ材料の層であり、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６のうち、１層以上に能動素子Ｔｒ２１，Ｔｒ２２が形成されている３次元集積回路装置１０を構成する。
【解決手段】ガラス基板１１上に、単結晶もしくは準単結晶の２層の薄膜半導体層１３，１６が層間絶縁層１４を介して積層され、２層の薄膜半導体層１３，１６は、下層の第１層の薄膜半導体層１３と上層の第２層の薄膜半導体層１６とが異なる材料であり、２層の薄膜半導体層１３，１６が、層間絶縁層１４に形成された開口内を埋めて形成された、エピタキシャル層１５によって接続され、エピタキシャル層１５の表面部は、第２層の薄膜半導体層１６と同じ材料の層であり、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６のうち、１層以上に能動素子Ｔｒ２１，Ｔｒ２２が形成されている３次元集積回路装置１０を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元集積回路装置及びその製造方法に係わる。
【背景技術】
【０００２】
ＬＳＩ等の集積回路装置において、新しい機能を実現することや、高集積化を実現することが要望されている。
そのため、従来行われてきた、スケーリング則（比例縮小）に沿った微細化に対して、それに代わる手法が検討されている。
【０００３】
ＳＲＡＭセルにおいては、高集積化を実現する構造として、多結晶シリコン（ポリシリコン）から成るＴＦＴ（薄膜トランジスタ）によって基本メモリセルを構成し、従来のシリコンウエハ上に集積されたＬＳＩ上に３次元的に積層させて高集積化させる、いわゆるＴＦＴスタック型構造が提案されている。
【０００４】
しかしながら、このＴＦＴスタック型構造は、製造コストの問題や、微細な多結晶シリコンＴＦＴの素子特性ばらつきの問題があった。
そのため、従来の平面的な２次元ＣＭＯＳバルク型構造に戻り、フォトグラフィに依存する微細化技術によって集積化が進められている。
【０００５】
最近、動作電圧の更なる低減や高密度化への要求が強まったこともあって、特性ばらつきの少ない、単結晶並みの高性能のＴＦＴを、より高密度に集積させる方法が望まれている。
【０００６】
一方、ＴＦＴの平面ディスプレイ等への応用として、ガラス上のパネルにＴＦＴを作製する技術が、急激に進展してきている。
この分野では、ＬＳＩと同様に、微細化、高性能化、さらにシステム機能化の実現が、新製造プロセスの開発も含めて求められている。
そして、一つのガラス基板上に、ディスプレイとしての画素及び周辺回路のみだけでなく、センサ、メモリ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＰＵ等、様々な機能システムが集積される、いわゆるＳｏＧ（System on Glass ）を目指して、低温形成プロセスによるシリコンＴＦＴを基にした、研究開発が進んでいる。
【０００７】
シリコン基板やＳＯＩ（Silicon on insulator）基板上にＴＦＴを形成した場合、シリコンのウエハを使用するため、基板が不透明であり、面積もウエハの大きさ以下に限られる。
その代わり、製造の際に１，０００℃以上の工程も可能であり、熱酸化で絶縁膜（酸化膜）を形成することが可能である。また、ウエハがシリコン単結晶であるため、結晶が作りやすく、エピタキシーが容易である。
【０００８】
これに対して、ガラス基板上にＴＦＴを形成した場合、ガラスが透明であり、また大面積とすることが可能であり、集積回路装置をフレキシブルな構成とすることができる。
しかし、製造の際に高温の工程を行うことはできず、また基板がガラスであるため、結晶が作りにくい。
【０００９】
ガラス基板上の３次元構造としては、ガラス基板上の３次元不揮発性ドットＴＦＴメモリアレイや、紫外領域のパルスレーザによる強誘電体膜の実現による３次元１Ｔ１Ｃ（１トランジスタ１キャパシタ）ＴＦＴアレイが提案されている。
しかし、この構造では、トランジスタ等の能動素子が形成されるシリコン薄膜が、１層のみとなっているため、さらなる集積化が難しい。
【００１０】
ところで、アモルファスの薄膜半導体層は、成膜性が良いが、加熱ができない。
また、アモルファス層内では、電子等のキャリアの移動度が低い。そのため、アモルファス層に形成できるトランジスタは、スイッチング用など高速動作が必要ないものに限られる。
従って、高速動作が必要なＴＦＴを形成するためには、薄膜半導体層を結晶とする必要があり、結晶の薄膜半導体層を成膜するか、アモルファスの薄膜半導体層を結晶化する工程を行うか、いずれかの方法を採用することになる。
【００１１】
ガラス基板上にシリコン結晶薄膜を形成する方法として、２層のアモルファスシリコン薄膜層をＳｉＯ２基板上に堆積させ、固体ＹＡＧレーザを照射させて結晶化させる方法が提案されている（非特許文献１参照）。
この方法によって、上部シリコン層の結晶化を効率よく行うことで、上部シリコン層のみではあるが、多結晶薄膜が形成され、高移動度のＴＦＴ特性が得られる。
【００１２】
ガラス基板上にＣＭＯＳトランジスタを形成する場合、ポリシリコン（多結晶シリコン）ＴＦＴが、現状では唯一可能な構成である。
そして、このポリシリコンＴＦＴでは、結晶粒を増大させることにより、特性を左右する伝導キャリアの移動度を向上させてきた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−８７５４５号公報
【非特許文献】
【００１４】
【非特許文献１】Crystallization of Double-Layered Silicon Thin Films by Solid Green Laser Annealing,T. Sugawara,Y. Uraoka,T. Hayama,T. Fuyuki and A.Miura,Digest of Tech. Papers,AM-FPD’06,8.4,p.317(2006)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、ポリシリコンＴＦＴは、原理的に、大きな多結晶粒に起因して、素子が微細化するほど素子の特性が不均一になる、という問題が生じる。
特に、動作電圧を下げるためには、素子を小さく形成する必要があり、素子の特性のばらつきの影響が大きくなる。
【００１６】
また、上記非特許文献１に記載された方法は、２層の薄膜を形成した後に、一度にレーザ結晶化を行うので、その結晶化プロセスがシンプルである利点を有するが、２層の薄膜を形成した後に、一度にレーザ結晶化を行うため、下層のシリコン層の結晶化が充分ではない。
そのため、下層のシリコン層に対して能動素子を形成しても、充分に良好な素子特性が得られないおそれがある。
【００１７】
複数層の薄膜半導体層を形成する方法としては、この他にも、１層以上の薄膜半導体層をそれぞれ形成した２つのウエハを用意して、２つのウエハを張り合わせる方法もある。
しかし、この方法は量産化が難しく、製造コストが高くなる。
【００１８】
上述した問題に対して、本発明においては、ガラス基板上に薄膜半導体層を形成した３次元集積回路装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の３次元集積回路装置は、ガラス基板上に、単結晶もしくは準単結晶の薄膜半導体層が、層間絶縁層を介して２層積層され、２層の薄膜半導体層は、下層の第１層の薄膜半導体層と、上層の第２層の薄膜半導体層とが、異なる材料であり、２層の薄膜半導体層が、層間絶縁層に形成された開口内を埋めて形成された、エピタキシャル層によって接続され、エピタキシャル層の表面部は、第２層の薄膜半導体層と同じ材料の層であり、第１層の薄膜半導体層及び第２層の薄膜半導体層のうち、１層以上の薄膜半導体層に能動素子が形成されているものである。
【００２０】
本発明の３次元集積回路装置の製造方法は、ガラス基板上に、アモルファスの第１層の薄膜半導体層を形成する工程と、このアモルファスの第１層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第１層の薄膜半導体層を形成する工程と、この第１層の薄膜半導体層上に層間絶縁層を形成した後、この層間絶縁層に第１層の薄膜半導体層に達する開口を形成する工程と、層間絶縁層の開口内に、エピタキシャル層をエピタキシャル成長させる工程と、層間絶縁層及びエピタキシャル層上に、第１層の薄膜半導体層とは材料が異なる、アモルファスの第２層の薄膜半導体層を形成する工程と、このアモルファスの第２層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第２層の薄膜半導体層を形成する工程とを少なくとも有し、エピタキシャル層をエピタキシャル成長させる工程において、ガスの流量比を変えてエピタキシャル層を成長させることにより、エピタキシャル層の表面部を第２層の薄膜半導体層と同じ材料の層とし、第１層の薄膜半導体層及び第２層の薄膜半導体層のうち、１層以上の薄膜半導体層に能動素子を形成するものである。
【発明の効果】
【００２１】
上述の本発明の３次元集積回路装置の構成によれば、２層の薄膜半導体層が、単結晶もしくは準単結晶により形成されていることにより、伝導キャリアの移動度を高くすることができるので、薄膜半導体層に形成されたトランジスタ等の能動素子を、高速に動作させることが可能になる。
また、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
そして、薄膜半導体層が２層形成されていることにより、それぞれの回路素子や回路素子間の接続部の占める面積を低減することができるため、高密度に回路素子を集積することが可能になる。
【００２２】
従って、高速に動作する高性能の能動素子を有し、高密度に集積された集積回路装置を実現することが可能になる。
【００２３】
上述の本発明の３次元集積回路装置の製造方法によれば、アモルファスの第２層の薄膜半導体層の結晶化過程において、半導体エピタキシャル層を種として、横方向（膜面方向）に溶融結晶化が生じ、第２層の薄膜半導体層を良好な状態の単結晶もしくは準単結晶とすることができる。
【００２４】
従って、本発明の製造方法により、薄膜半導体層内の伝導キャリアの移動度が高く、高速に動作する高性能の能動素子を有する集積回路装置を製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施の形態の３次元集積回路装置の概略構成図（断面図）である。
【図２】図１の３次元集積回路装置を適用したセルの回路構成図である。
【図３】Ａ〜Ｅ 図１の３次元集積回路装置の製造方法を説明する図である。
【発明を実施するための形態】
【００２６】
本発明の一実施の形態として、３次元集積回路装置の概略構成図（断面図）を、図１に示す。
この３次元集積回路装置１０は、ガラス基板１１上に３次元構造の集積回路が形成されたものである。
【００２７】
図１に示すように、ガラス基板１１上に、ガラスを保護するための保護層１２を介して、第１層の薄膜半導体層１３が形成され、この第１層の薄膜半導体層１３上に、絶縁層１４が覆っている。
この絶縁層１４には、第１層の薄膜半導体層１３に達する開口が形成されており、この開口内を、半導体エピタキシャル層１５が埋めている。
絶縁層１４及び開口内の半導体エピタキシャル層１５上に、第２層の薄膜半導体層１６が形成されている。
即ち、絶縁層１４は、２層の薄膜半導体層１３，１６の間の層間絶縁層として形成されている。
【００２８】
第２層の薄膜半導体層１６には、薄膜トランジスタＴｒ２１，Ｔｒ２２が形成されている。即ち、薄膜トランジスタＴｒ２１，Ｔｒ２２の、チャネル３１とソース・ドレイン領域３２，３３が、第２層の薄膜半導体層１６に形成されている。
この薄膜トランジスタＴｒ２１，Ｔｒ２２の部分では、第２層の薄膜半導体層１６の上に形成された絶縁層１７が除去されている。
そして、チャネル３１の第２層の薄膜半導体層１６の上にゲート絶縁層１９を介して、ゲート２０が形成されている。このゲート２０を覆って絶縁層２１が形成され、この絶縁層２１と絶縁層１７との間に、薄膜トランジスタＴｒ２１，Ｔｒ２２のソース・ドレイン領域３３に接続された電極層１８が形成されている。
【００２９】
第１層の薄膜半導体層１３には、図示しない部分に、トランジスタ又はダイオード等の能動素子やその他の回路素子が形成されている。
なお、第２層の薄膜半導体層１６についても、図示しない部分に、図１の薄膜トランジスタＴｒ２１，Ｔｒ２２の他に、薄膜トランジスタ又はダイオード等の能動素子やその他の回路素子が形成されていても良い。
【００３０】
ガラス基板１１を保護するための保護層１２としては、例えば、ＳｉＯ２層やＳｉＮ層、並びにこれらを積層した層を使用することができる。
【００３１】
本実施の形態の３次元集積回路装置１０では、特に、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６が、単結晶もしくは準単結晶により形成されていることを特徴とする。
【００３２】
なお、「準単結晶」とは、一定の優先結晶面方位をもち、位置的にほぼ規則的に配列され、電子伝導的にもほぼ均一なサイズの結晶粒で構成され、相隣接する結晶粒界も互いに整合するような一定方向に優先的に配列しており、粒界での欠陥密度が低減されるために従来の多結晶相薄膜より優れた電子伝導を示す、人工的に実現可能なエネルギー的に準安定な結晶相である（具体的には、文献；Possibility of Quasi-Single-Crystalline Semiconductor Films, T. Noguchi, S. Usui, D.P. Gosainand Y. Ikeda, Mat. Res. Soc. Symp. Proc. Vol.557, p.213 (1999). を参照のこと）。
【００３３】
薄膜半導体層１３，１６が、単結晶もしくは準単結晶により形成されていることにより、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
【００３４】
次に、図１の３次元集積回路装置の適用例として、図１の２つのトランジスタＴｒ２１，Ｔｒ２２を用いて構成した、ＳＲＡＭセルの回路構成図を、図２に示す。
このＳＲＡＭセルは、６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２を有して構成されている。
これら６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２は、いずれも薄膜半導体層１３，１６に薄膜トランジスタ（ＴＦＴ）として形成されているものである。
下の２つのトランジスタＴｒ１１，Ｔｒ１２のソース・ドレイン領域の一方は、接地電位に接続されている。
上の２つのトランジスタＴｒ２１，Ｔｒ２２のソース・ドレイン領域の一方には、電位Ｖｄｄが供給される。
左の２つのトランジスタＴｒ１１，Ｔｒ２１のソース・ドレイン領域の他方には、右の２つのトランジスタＴｒ１２，Ｔｒ２２のゲート及びトランジスタＴｒ１３のソース・ドレイン領域の一方が接続されている。
右の２つのトランジスタＴｒ１２，Ｔｒ２２のソース・ドレイン領域の他方には、左の２つのトランジスタＴｒ１１，Ｔｒ２１のゲート及びトランジスタＴｒ１４のソース・ドレイン領域の一方が接続されている。
トランジスタＴｒ１３のソース・ドレイン領域の他方は、ビット線ＢＬに接続されている。
外側の２つのトランジスタＴｒ１３，Ｔｒ１４のゲートは、ワード線ＷＬに接続されている。
６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２の接続関係は、バルクの半導体層に形成された、一般的なＳＲＡＭセルと同様になっている。
【００３５】
そして、図２に示すＳＲＡＭセルでは、４つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４が第１層の薄膜半導体層１３に形成され、２つのトランジスタＴｒ２１，Ｔｒ２２が第２層の薄膜半導体層１６に形成されている。
このように、６つのＴＦＴを２層の薄膜半導体層１３，１６に分けて形成することにより、１層の薄膜半導体層に全て形成した場合と比較して、ＳＲＡＭセルの占める面積を低減することができるため、ＳＲＡＭセルをより高密度に集積することが可能になる。
【００３６】
図２では、図１に示した３次元集積回路装置１０を、ＳＲＡＭセルに適用した場合を示したが、図１に示した３次元集積回路装置１０は、その他の様々な機器に適用することが可能である。
例えば、液晶ディスプレイ等のフラットパネルディスプレイ（ＦＰＤ）の画素部及び周辺回路部に適用することができる。
また例えば、ガラス基板１１から薄膜半導体層１３へ光を入射させて、入射した光を受光検出する、センサや撮像素子（ＣＭＯＳ撮像素子等）を構成することも、可能である。
【００３７】
次に、図１に示した３次元集積回路装置１０の製造方法を、図３Ａ〜図３Ｅを参照して、説明する。
なお、図３Ａ〜図３Ｅでは、図面を簡略化するために、ガラス基板１１と保護層１２とを一体化して示す。
【００３８】
まず、表面に保護層１２が形成されたガラス基板１１上に、図３Ａに示すように、第１層の薄膜半導体層１３を形成する。
第１層の薄膜半導体層１３は、図示しないが、まずアモルファスの薄膜半導体層を成膜し、その後に結晶化を行うことにより、単結晶又は準単結晶の薄膜半導体層とする。
【００３９】
アモルファスの薄膜半導体層の成膜方法としては、ガラス基板１１に影響を及ぼさない低温で成膜が可能な方法を採用する。
低温で成膜が可能な方法としては、例えば、（１）ＰＥ ＣＶＤ（プラズマＣＶＤ）法で成膜した後、３００℃〜４００℃で脱水素過程を行う方法、（２）室温でスパッタリングにより成膜する方法、等が挙げられる。
アモルファスの薄膜半導体層の結晶化の方法としては、ＥＬＡ（エキシマレーザアニール）や紫外線照射が考えられる。
【００４０】
そして、アモルファスの薄膜半導体層に、線状又は面状の紫外線ビーム（例えば、エキシマレーザや固体レーザ）を、パルス状にして照射して、結晶化を行うことにより、特定の方位、例えば（１００）結晶面が優先方位である、単結晶又は準単結晶を、形成することが可能である。線状の紫外線ビームを使用する場合には、紫外線ビームを走査させて、広い領域を結晶化させる。
【００４１】
その後、必要に応じて、図示しないが、第１層の薄膜半導体層１３上に、ＴＦＴのゲートを形成したり、第１層の薄膜半導体層１３内に、ＴＦＴのチャネルやソース・ドレイン領域を形成したりする。
【００４２】
次に、図３Ｂに示すように、結晶化させた第１層の薄膜半導体層１３の上に、絶縁層１４を形成する。このとき、上述の第１層の薄膜半導体層１３上に形成したＴＦＴのゲートは、絶縁層１４により覆われる。
続いて、図３Ｃに示すように、絶縁層１４の一部に対してエッチングを行って、第１層の薄膜半導体層１３に達する開口１４Ａを形成する。
【００４３】
次に、開口１４Ａに露出した第１層の薄膜半導体層１３から、エピタキシャル成長により、絶縁層１４の開口内を埋めて、半導体エピタキシャル層１５を成長させる。
例えば、Ｓｉ２Ｈ６ガスを使用したＵＨＶ（ultra-high vacuum；超高真空） ＣＶＤ法により、４５０℃程度で、半導体エピタキシャル層１５としてシリコンエピタキシャル層のエピタキシャル成長を行う。
なお、ＵＨＶ ＣＶＤ法の代わりに、ＭＢＥ（分子線エピタキシー）法によってエピタキシャル成長を行ってもよい。
その後、必要ならば、例えばＣＭＰ（化学的機械的研磨）法等により、表面の平坦化を行う。
【００４４】
次に、絶縁層１４及び半導体エピタキシャル層１５の上に、第２層の薄膜半導体層１６を形成する。
第２層の薄膜半導体層１６も、図示しないが、まずアモルファスの薄膜半導体層を成膜し、その後結晶化を行うことにより、単結晶又は準単結晶の薄膜半導体層とする。成膜方法や結晶化方法は、第１層の薄膜半導体層１３の形成工程で説明した方法を採用することができる。
特に、下層に半導体エピタキシャル層１５があるため、第２層の薄膜半導体層１６を、良好な単結晶又は準単結晶とすることができる。
【００４５】
第２層の薄膜半導体層１６を形成した後に、図１に示した、ＴＦＴのゲート２０やチャネル３１やソース・ドレイン領域３２，３３、絶縁層１７、配線層１８、絶縁層２１等を、それぞれ形成する。
このようにして、図１に示した３次元集積回路装置１０を製造することができる。
【００４６】
上述の製造方法により、単結晶もしくは準単結晶の半導体層を、段階的に低温プロセス（≦５００℃）で形成することができる。
【００４７】
なお、第１層の薄膜半導体層１３や第２層の薄膜半導体層１６として、シリコン層を形成する場合において、アモルファスの結晶化のために照射する紫外線は、その波長を３８０ｎｍ以下とすることが望ましい。
このように波長を３８０ｎｍ以下とすると、シリコン中での吸収が大きくなり、シリコン層の奥に紫外線が入り込まない。このため、ガラス基板に熱が伝わりにくくなり、ガラス基板の熱による変形等を防ぐことができる。
【００４８】
特に、第１層の薄膜半導体層１３や第２層の薄膜半導体層１６が、膜厚１００ｎｍ以下である場合、アモルファスの結晶化には、紫外線照射が好適である。
【００４９】
また、アモルファスの半導体層に紫外線を照射する際には、連続照射よりも、パルス状にして照射することが望ましい。紫外線をパルス状にして照射することにより、ガラス基板に熱が伝わりにくくなり、ガラス基板の熱による変形等を防ぐことができる。
パルス状の紫外線のパルス幅は、１０００ｎｓｅｃ（ナノ秒）以下とすることが好ましい。
【００５０】
上述の製造方法では、第１層の薄膜半導体層１３にトランジスタ等の素子を形成してから、第２層の薄膜半導体層１６を形成していたが、第２層の薄膜半導体層１６を形成した後に、第１層の薄膜半導体層１３に素子を形成しても構わない。
【００５１】
上述の本実施の形態によれば、２層の薄膜半導体層１３，１６が、単結晶もしくは準単結晶により形成されていることにより、伝導キャリアの移動度を高くすることができるので、薄膜半導体層１３，１６に形成されたトランジスタＴｒ２１，Ｔｒ２２等の能動素子を、高速に動作させることが可能になる。
また、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
【００５２】
また、上述の製造方法によれば、第１層の薄膜半導体層１３をアモルファス層の結晶化により形成した後、第１層の薄膜半導体層１３の上に絶縁層１４を形成し、この絶縁層１４の開口内に、半導体エピタキシャル層１５をエピタキシャル成長させ、絶縁層１４及び半導体エピタキシャル層１５の上に第２層の薄膜半導体層１６を形成している。
これにより、第２層の薄膜半導体層１６を形成する際の、アモルファス層の結晶化過程において、半導体エピタキシャル層１５を種として、横方向（膜面方向）に溶融結晶化が生じ、第２層の薄膜半導体層１６を良好な状態の単結晶もしくは準単結晶とすることができる。
【００５３】
上述の実施の形態では、薄膜半導体層が２層１３，１６である場合であったが、本発明では、薄膜半導体層が３層以上である場合も含むものである。
特に、第２層の薄膜半導体層と第３層の薄膜半導体層との間、第３層の薄膜半導体層と第４層の薄膜半導体層との間、・・・を、それぞれ層間絶縁層に形成した開口内の半導体エピタキシャル層で接続することにより、単結晶又は準単結晶の薄膜半導体層を３層以上形成することが可能であり、さらなる集積化を図ることが可能になる。
【００５４】
なお、本発明の３次元集積回路装置は、ガラス基板上に単結晶又は準単結晶の薄膜半導体層が複数層（即ち２層以上）形成された構成であるので、薄膜半導体層が３層以上ある場合には、複数層の単結晶又は準単結晶の薄膜半導体層の他に、多結晶やアモルファスの薄膜半導体層が含まれていても構わない。
【００５５】
上述の実施の形態では、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６がシリコン層である場合を、主として説明したが、本発明は、その他の半導体層を用いることも可能である。
その他の半導体層としては、例えば、Ｇｅ（ゲルマニウム）層やＳｉＧｅ層、化合物半導体層（ＧａＡｓ，ＺｎＳ等）が考えられる。
【００５６】
ここで、例えば、第１層の薄膜半導体層１３をシリコン層として、第２層の薄膜半導体層１６をゲルマニウム層とする場合の製造方法を説明する。
この場合、第１層の薄膜半導体層１３と第２層の薄膜半導体層１６とが異なる材料であるため、半導体エピタキシャル層１５の形成方法を工夫する。
【００５７】
まず、前述した方法により、単結晶又は準単結晶の第１層の薄膜半導体層１３のシリコン層を形成する。
次に、第１層の薄膜半導体層１３上に絶縁層１４を形成した後、この絶縁層１４に第１層の薄膜半導体層１３に達する開口を形成する。
【００５８】
次に、絶縁層１４の開口内に、選択的に、半導体エピタキシャル層１５をエピタキシャル成長させる。
このとき、ＳｉＨ４ガスもしくはＳｉ２Ｈ６ガスと同時に、ＧｅＨ４（ゲルマン）ガス等のガスを同時に加えて、半導体エピタキシャル層１５の膜成長と共に、徐々にＧｅＨ４ガスの流量比を高めていく。これにより、下方から、Ｓｉ→ＳｉＧｅ→Ｇｅと、縦方向に連続にエピタキシーが生じ、ある所定の厚さで半導体エピタキシャル層１５の表面部を単結晶Ｇｅとすることができる。
【００５９】
続いて、必要に応じて、絶縁層１４及び半導体エピタキシャル層１５の表面の平坦化を行う。
次に、絶縁層１４及び半導体エピタキシャル層１５の上に、アモルファスのゲルマニウム層を堆積させる。
その後、アモルファスのゲルマニウム層に対して、一括の均一ビームでレーザ光を照射する。これにより、選択成長させた半導体エピタキシャル層１５の表面部の単結晶Ｇｅを種に、横方向（膜面方向）に溶融結晶化が生じ、ゲルマニウム層が単結晶化されて、単結晶もしくは準単結晶のゲルマニウム層による第２層の薄膜半導体層１６が形成される。
【００６０】
下層の薄膜半導体層と上層の薄膜半導体層とが異なる材料である場合でも、これらの薄膜半導体層の間の半導体エピタキシャル層を、徐々にガスの流量比を変えてエピタキシャル成長させれば、半導体エピタキシャル層の表面部を上層の薄膜半導体層と同じ材料の層とすることが可能である。これにより、上層の薄膜半導体層を、良好な状態の単結晶もしくは準単結晶とすることが可能になる。
【００６１】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００６２】
１０ ３次元集積回路装置、１１ ガラス基板、１２ 保護層、１３ 第１層の薄膜半導体層、１４ 絶縁層（層間絶縁層）、１５ 半導体エピタキシャル層、１６ 第２層の薄膜半導体層、１７ 絶縁層、１８ 電極層、３１ チャネル、３２，３３ ソース・ドレイン領域、Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２ トランジスタ、ＢＬ ビット線、ＷＬ ワード線
【技術分野】
【０００１】
本発明は、３次元集積回路装置及びその製造方法に係わる。
【背景技術】
【０００２】
ＬＳＩ等の集積回路装置において、新しい機能を実現することや、高集積化を実現することが要望されている。
そのため、従来行われてきた、スケーリング則（比例縮小）に沿った微細化に対して、それに代わる手法が検討されている。
【０００３】
ＳＲＡＭセルにおいては、高集積化を実現する構造として、多結晶シリコン（ポリシリコン）から成るＴＦＴ（薄膜トランジスタ）によって基本メモリセルを構成し、従来のシリコンウエハ上に集積されたＬＳＩ上に３次元的に積層させて高集積化させる、いわゆるＴＦＴスタック型構造が提案されている。
【０００４】
しかしながら、このＴＦＴスタック型構造は、製造コストの問題や、微細な多結晶シリコンＴＦＴの素子特性ばらつきの問題があった。
そのため、従来の平面的な２次元ＣＭＯＳバルク型構造に戻り、フォトグラフィに依存する微細化技術によって集積化が進められている。
【０００５】
最近、動作電圧の更なる低減や高密度化への要求が強まったこともあって、特性ばらつきの少ない、単結晶並みの高性能のＴＦＴを、より高密度に集積させる方法が望まれている。
【０００６】
一方、ＴＦＴの平面ディスプレイ等への応用として、ガラス上のパネルにＴＦＴを作製する技術が、急激に進展してきている。
この分野では、ＬＳＩと同様に、微細化、高性能化、さらにシステム機能化の実現が、新製造プロセスの開発も含めて求められている。
そして、一つのガラス基板上に、ディスプレイとしての画素及び周辺回路のみだけでなく、センサ、メモリ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＰＵ等、様々な機能システムが集積される、いわゆるＳｏＧ（System on Glass ）を目指して、低温形成プロセスによるシリコンＴＦＴを基にした、研究開発が進んでいる。
【０００７】
シリコン基板やＳＯＩ（Silicon on insulator）基板上にＴＦＴを形成した場合、シリコンのウエハを使用するため、基板が不透明であり、面積もウエハの大きさ以下に限られる。
その代わり、製造の際に１，０００℃以上の工程も可能であり、熱酸化で絶縁膜（酸化膜）を形成することが可能である。また、ウエハがシリコン単結晶であるため、結晶が作りやすく、エピタキシーが容易である。
【０００８】
これに対して、ガラス基板上にＴＦＴを形成した場合、ガラスが透明であり、また大面積とすることが可能であり、集積回路装置をフレキシブルな構成とすることができる。
しかし、製造の際に高温の工程を行うことはできず、また基板がガラスであるため、結晶が作りにくい。
【０００９】
ガラス基板上の３次元構造としては、ガラス基板上の３次元不揮発性ドットＴＦＴメモリアレイや、紫外領域のパルスレーザによる強誘電体膜の実現による３次元１Ｔ１Ｃ（１トランジスタ１キャパシタ）ＴＦＴアレイが提案されている。
しかし、この構造では、トランジスタ等の能動素子が形成されるシリコン薄膜が、１層のみとなっているため、さらなる集積化が難しい。
【００１０】
ところで、アモルファスの薄膜半導体層は、成膜性が良いが、加熱ができない。
また、アモルファス層内では、電子等のキャリアの移動度が低い。そのため、アモルファス層に形成できるトランジスタは、スイッチング用など高速動作が必要ないものに限られる。
従って、高速動作が必要なＴＦＴを形成するためには、薄膜半導体層を結晶とする必要があり、結晶の薄膜半導体層を成膜するか、アモルファスの薄膜半導体層を結晶化する工程を行うか、いずれかの方法を採用することになる。
【００１１】
ガラス基板上にシリコン結晶薄膜を形成する方法として、２層のアモルファスシリコン薄膜層をＳｉＯ２基板上に堆積させ、固体ＹＡＧレーザを照射させて結晶化させる方法が提案されている（非特許文献１参照）。
この方法によって、上部シリコン層の結晶化を効率よく行うことで、上部シリコン層のみではあるが、多結晶薄膜が形成され、高移動度のＴＦＴ特性が得られる。
【００１２】
ガラス基板上にＣＭＯＳトランジスタを形成する場合、ポリシリコン（多結晶シリコン）ＴＦＴが、現状では唯一可能な構成である。
そして、このポリシリコンＴＦＴでは、結晶粒を増大させることにより、特性を左右する伝導キャリアの移動度を向上させてきた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−８７５４５号公報
【非特許文献】
【００１４】
【非特許文献１】Crystallization of Double-Layered Silicon Thin Films by Solid Green Laser Annealing,T. Sugawara,Y. Uraoka,T. Hayama,T. Fuyuki and A.Miura,Digest of Tech. Papers,AM-FPD’06,8.4,p.317(2006)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、ポリシリコンＴＦＴは、原理的に、大きな多結晶粒に起因して、素子が微細化するほど素子の特性が不均一になる、という問題が生じる。
特に、動作電圧を下げるためには、素子を小さく形成する必要があり、素子の特性のばらつきの影響が大きくなる。
【００１６】
また、上記非特許文献１に記載された方法は、２層の薄膜を形成した後に、一度にレーザ結晶化を行うので、その結晶化プロセスがシンプルである利点を有するが、２層の薄膜を形成した後に、一度にレーザ結晶化を行うため、下層のシリコン層の結晶化が充分ではない。
そのため、下層のシリコン層に対して能動素子を形成しても、充分に良好な素子特性が得られないおそれがある。
【００１７】
複数層の薄膜半導体層を形成する方法としては、この他にも、１層以上の薄膜半導体層をそれぞれ形成した２つのウエハを用意して、２つのウエハを張り合わせる方法もある。
しかし、この方法は量産化が難しく、製造コストが高くなる。
【００１８】
上述した問題に対して、本発明においては、ガラス基板上に薄膜半導体層を形成した３次元集積回路装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の３次元集積回路装置は、ガラス基板上に、単結晶もしくは準単結晶の薄膜半導体層が、層間絶縁層を介して２層積層され、２層の薄膜半導体層は、下層の第１層の薄膜半導体層と、上層の第２層の薄膜半導体層とが、異なる材料であり、２層の薄膜半導体層が、層間絶縁層に形成された開口内を埋めて形成された、エピタキシャル層によって接続され、エピタキシャル層の表面部は、第２層の薄膜半導体層と同じ材料の層であり、第１層の薄膜半導体層及び第２層の薄膜半導体層のうち、１層以上の薄膜半導体層に能動素子が形成されているものである。
【００２０】
本発明の３次元集積回路装置の製造方法は、ガラス基板上に、アモルファスの第１層の薄膜半導体層を形成する工程と、このアモルファスの第１層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第１層の薄膜半導体層を形成する工程と、この第１層の薄膜半導体層上に層間絶縁層を形成した後、この層間絶縁層に第１層の薄膜半導体層に達する開口を形成する工程と、層間絶縁層の開口内に、エピタキシャル層をエピタキシャル成長させる工程と、層間絶縁層及びエピタキシャル層上に、第１層の薄膜半導体層とは材料が異なる、アモルファスの第２層の薄膜半導体層を形成する工程と、このアモルファスの第２層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第２層の薄膜半導体層を形成する工程とを少なくとも有し、エピタキシャル層をエピタキシャル成長させる工程において、ガスの流量比を変えてエピタキシャル層を成長させることにより、エピタキシャル層の表面部を第２層の薄膜半導体層と同じ材料の層とし、第１層の薄膜半導体層及び第２層の薄膜半導体層のうち、１層以上の薄膜半導体層に能動素子を形成するものである。
【発明の効果】
【００２１】
上述の本発明の３次元集積回路装置の構成によれば、２層の薄膜半導体層が、単結晶もしくは準単結晶により形成されていることにより、伝導キャリアの移動度を高くすることができるので、薄膜半導体層に形成されたトランジスタ等の能動素子を、高速に動作させることが可能になる。
また、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
そして、薄膜半導体層が２層形成されていることにより、それぞれの回路素子や回路素子間の接続部の占める面積を低減することができるため、高密度に回路素子を集積することが可能になる。
【００２２】
従って、高速に動作する高性能の能動素子を有し、高密度に集積された集積回路装置を実現することが可能になる。
【００２３】
上述の本発明の３次元集積回路装置の製造方法によれば、アモルファスの第２層の薄膜半導体層の結晶化過程において、半導体エピタキシャル層を種として、横方向（膜面方向）に溶融結晶化が生じ、第２層の薄膜半導体層を良好な状態の単結晶もしくは準単結晶とすることができる。
【００２４】
従って、本発明の製造方法により、薄膜半導体層内の伝導キャリアの移動度が高く、高速に動作する高性能の能動素子を有する集積回路装置を製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施の形態の３次元集積回路装置の概略構成図（断面図）である。
【図２】図１の３次元集積回路装置を適用したセルの回路構成図である。
【図３】Ａ〜Ｅ 図１の３次元集積回路装置の製造方法を説明する図である。
【発明を実施するための形態】
【００２６】
本発明の一実施の形態として、３次元集積回路装置の概略構成図（断面図）を、図１に示す。
この３次元集積回路装置１０は、ガラス基板１１上に３次元構造の集積回路が形成されたものである。
【００２７】
図１に示すように、ガラス基板１１上に、ガラスを保護するための保護層１２を介して、第１層の薄膜半導体層１３が形成され、この第１層の薄膜半導体層１３上に、絶縁層１４が覆っている。
この絶縁層１４には、第１層の薄膜半導体層１３に達する開口が形成されており、この開口内を、半導体エピタキシャル層１５が埋めている。
絶縁層１４及び開口内の半導体エピタキシャル層１５上に、第２層の薄膜半導体層１６が形成されている。
即ち、絶縁層１４は、２層の薄膜半導体層１３，１６の間の層間絶縁層として形成されている。
【００２８】
第２層の薄膜半導体層１６には、薄膜トランジスタＴｒ２１，Ｔｒ２２が形成されている。即ち、薄膜トランジスタＴｒ２１，Ｔｒ２２の、チャネル３１とソース・ドレイン領域３２，３３が、第２層の薄膜半導体層１６に形成されている。
この薄膜トランジスタＴｒ２１，Ｔｒ２２の部分では、第２層の薄膜半導体層１６の上に形成された絶縁層１７が除去されている。
そして、チャネル３１の第２層の薄膜半導体層１６の上にゲート絶縁層１９を介して、ゲート２０が形成されている。このゲート２０を覆って絶縁層２１が形成され、この絶縁層２１と絶縁層１７との間に、薄膜トランジスタＴｒ２１，Ｔｒ２２のソース・ドレイン領域３３に接続された電極層１８が形成されている。
【００２９】
第１層の薄膜半導体層１３には、図示しない部分に、トランジスタ又はダイオード等の能動素子やその他の回路素子が形成されている。
なお、第２層の薄膜半導体層１６についても、図示しない部分に、図１の薄膜トランジスタＴｒ２１，Ｔｒ２２の他に、薄膜トランジスタ又はダイオード等の能動素子やその他の回路素子が形成されていても良い。
【００３０】
ガラス基板１１を保護するための保護層１２としては、例えば、ＳｉＯ２層やＳｉＮ層、並びにこれらを積層した層を使用することができる。
【００３１】
本実施の形態の３次元集積回路装置１０では、特に、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６が、単結晶もしくは準単結晶により形成されていることを特徴とする。
【００３２】
なお、「準単結晶」とは、一定の優先結晶面方位をもち、位置的にほぼ規則的に配列され、電子伝導的にもほぼ均一なサイズの結晶粒で構成され、相隣接する結晶粒界も互いに整合するような一定方向に優先的に配列しており、粒界での欠陥密度が低減されるために従来の多結晶相薄膜より優れた電子伝導を示す、人工的に実現可能なエネルギー的に準安定な結晶相である（具体的には、文献；Possibility of Quasi-Single-Crystalline Semiconductor Films, T. Noguchi, S. Usui, D.P. Gosainand Y. Ikeda, Mat. Res. Soc. Symp. Proc. Vol.557, p.213 (1999). を参照のこと）。
【００３３】
薄膜半導体層１３，１６が、単結晶もしくは準単結晶により形成されていることにより、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
【００３４】
次に、図１の３次元集積回路装置の適用例として、図１の２つのトランジスタＴｒ２１，Ｔｒ２２を用いて構成した、ＳＲＡＭセルの回路構成図を、図２に示す。
このＳＲＡＭセルは、６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２を有して構成されている。
これら６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２は、いずれも薄膜半導体層１３，１６に薄膜トランジスタ（ＴＦＴ）として形成されているものである。
下の２つのトランジスタＴｒ１１，Ｔｒ１２のソース・ドレイン領域の一方は、接地電位に接続されている。
上の２つのトランジスタＴｒ２１，Ｔｒ２２のソース・ドレイン領域の一方には、電位Ｖｄｄが供給される。
左の２つのトランジスタＴｒ１１，Ｔｒ２１のソース・ドレイン領域の他方には、右の２つのトランジスタＴｒ１２，Ｔｒ２２のゲート及びトランジスタＴｒ１３のソース・ドレイン領域の一方が接続されている。
右の２つのトランジスタＴｒ１２，Ｔｒ２２のソース・ドレイン領域の他方には、左の２つのトランジスタＴｒ１１，Ｔｒ２１のゲート及びトランジスタＴｒ１４のソース・ドレイン領域の一方が接続されている。
トランジスタＴｒ１３のソース・ドレイン領域の他方は、ビット線ＢＬに接続されている。
外側の２つのトランジスタＴｒ１３，Ｔｒ１４のゲートは、ワード線ＷＬに接続されている。
６つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２の接続関係は、バルクの半導体層に形成された、一般的なＳＲＡＭセルと同様になっている。
【００３５】
そして、図２に示すＳＲＡＭセルでは、４つのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４が第１層の薄膜半導体層１３に形成され、２つのトランジスタＴｒ２１，Ｔｒ２２が第２層の薄膜半導体層１６に形成されている。
このように、６つのＴＦＴを２層の薄膜半導体層１３，１６に分けて形成することにより、１層の薄膜半導体層に全て形成した場合と比較して、ＳＲＡＭセルの占める面積を低減することができるため、ＳＲＡＭセルをより高密度に集積することが可能になる。
【００３６】
図２では、図１に示した３次元集積回路装置１０を、ＳＲＡＭセルに適用した場合を示したが、図１に示した３次元集積回路装置１０は、その他の様々な機器に適用することが可能である。
例えば、液晶ディスプレイ等のフラットパネルディスプレイ（ＦＰＤ）の画素部及び周辺回路部に適用することができる。
また例えば、ガラス基板１１から薄膜半導体層１３へ光を入射させて、入射した光を受光検出する、センサや撮像素子（ＣＭＯＳ撮像素子等）を構成することも、可能である。
【００３７】
次に、図１に示した３次元集積回路装置１０の製造方法を、図３Ａ〜図３Ｅを参照して、説明する。
なお、図３Ａ〜図３Ｅでは、図面を簡略化するために、ガラス基板１１と保護層１２とを一体化して示す。
【００３８】
まず、表面に保護層１２が形成されたガラス基板１１上に、図３Ａに示すように、第１層の薄膜半導体層１３を形成する。
第１層の薄膜半導体層１３は、図示しないが、まずアモルファスの薄膜半導体層を成膜し、その後に結晶化を行うことにより、単結晶又は準単結晶の薄膜半導体層とする。
【００３９】
アモルファスの薄膜半導体層の成膜方法としては、ガラス基板１１に影響を及ぼさない低温で成膜が可能な方法を採用する。
低温で成膜が可能な方法としては、例えば、（１）ＰＥ ＣＶＤ（プラズマＣＶＤ）法で成膜した後、３００℃〜４００℃で脱水素過程を行う方法、（２）室温でスパッタリングにより成膜する方法、等が挙げられる。
アモルファスの薄膜半導体層の結晶化の方法としては、ＥＬＡ（エキシマレーザアニール）や紫外線照射が考えられる。
【００４０】
そして、アモルファスの薄膜半導体層に、線状又は面状の紫外線ビーム（例えば、エキシマレーザや固体レーザ）を、パルス状にして照射して、結晶化を行うことにより、特定の方位、例えば（１００）結晶面が優先方位である、単結晶又は準単結晶を、形成することが可能である。線状の紫外線ビームを使用する場合には、紫外線ビームを走査させて、広い領域を結晶化させる。
【００４１】
その後、必要に応じて、図示しないが、第１層の薄膜半導体層１３上に、ＴＦＴのゲートを形成したり、第１層の薄膜半導体層１３内に、ＴＦＴのチャネルやソース・ドレイン領域を形成したりする。
【００４２】
次に、図３Ｂに示すように、結晶化させた第１層の薄膜半導体層１３の上に、絶縁層１４を形成する。このとき、上述の第１層の薄膜半導体層１３上に形成したＴＦＴのゲートは、絶縁層１４により覆われる。
続いて、図３Ｃに示すように、絶縁層１４の一部に対してエッチングを行って、第１層の薄膜半導体層１３に達する開口１４Ａを形成する。
【００４３】
次に、開口１４Ａに露出した第１層の薄膜半導体層１３から、エピタキシャル成長により、絶縁層１４の開口内を埋めて、半導体エピタキシャル層１５を成長させる。
例えば、Ｓｉ２Ｈ６ガスを使用したＵＨＶ（ultra-high vacuum；超高真空） ＣＶＤ法により、４５０℃程度で、半導体エピタキシャル層１５としてシリコンエピタキシャル層のエピタキシャル成長を行う。
なお、ＵＨＶ ＣＶＤ法の代わりに、ＭＢＥ（分子線エピタキシー）法によってエピタキシャル成長を行ってもよい。
その後、必要ならば、例えばＣＭＰ（化学的機械的研磨）法等により、表面の平坦化を行う。
【００４４】
次に、絶縁層１４及び半導体エピタキシャル層１５の上に、第２層の薄膜半導体層１６を形成する。
第２層の薄膜半導体層１６も、図示しないが、まずアモルファスの薄膜半導体層を成膜し、その後結晶化を行うことにより、単結晶又は準単結晶の薄膜半導体層とする。成膜方法や結晶化方法は、第１層の薄膜半導体層１３の形成工程で説明した方法を採用することができる。
特に、下層に半導体エピタキシャル層１５があるため、第２層の薄膜半導体層１６を、良好な単結晶又は準単結晶とすることができる。
【００４５】
第２層の薄膜半導体層１６を形成した後に、図１に示した、ＴＦＴのゲート２０やチャネル３１やソース・ドレイン領域３２，３３、絶縁層１７、配線層１８、絶縁層２１等を、それぞれ形成する。
このようにして、図１に示した３次元集積回路装置１０を製造することができる。
【００４６】
上述の製造方法により、単結晶もしくは準単結晶の半導体層を、段階的に低温プロセス（≦５００℃）で形成することができる。
【００４７】
なお、第１層の薄膜半導体層１３や第２層の薄膜半導体層１６として、シリコン層を形成する場合において、アモルファスの結晶化のために照射する紫外線は、その波長を３８０ｎｍ以下とすることが望ましい。
このように波長を３８０ｎｍ以下とすると、シリコン中での吸収が大きくなり、シリコン層の奥に紫外線が入り込まない。このため、ガラス基板に熱が伝わりにくくなり、ガラス基板の熱による変形等を防ぐことができる。
【００４８】
特に、第１層の薄膜半導体層１３や第２層の薄膜半導体層１６が、膜厚１００ｎｍ以下である場合、アモルファスの結晶化には、紫外線照射が好適である。
【００４９】
また、アモルファスの半導体層に紫外線を照射する際には、連続照射よりも、パルス状にして照射することが望ましい。紫外線をパルス状にして照射することにより、ガラス基板に熱が伝わりにくくなり、ガラス基板の熱による変形等を防ぐことができる。
パルス状の紫外線のパルス幅は、１０００ｎｓｅｃ（ナノ秒）以下とすることが好ましい。
【００５０】
上述の製造方法では、第１層の薄膜半導体層１３にトランジスタ等の素子を形成してから、第２層の薄膜半導体層１６を形成していたが、第２層の薄膜半導体層１６を形成した後に、第１層の薄膜半導体層１３に素子を形成しても構わない。
【００５１】
上述の本実施の形態によれば、２層の薄膜半導体層１３，１６が、単結晶もしくは準単結晶により形成されていることにより、伝導キャリアの移動度を高くすることができるので、薄膜半導体層１３，１６に形成されたトランジスタＴｒ２１，Ｔｒ２２等の能動素子を、高速に動作させることが可能になる。
また、ポリシリコン（多結晶シリコン）で薄膜半導体層を形成した、従来提案されている構成と比較して、多結晶シリコンの結晶粒界による、トランジスタ等の能動素子の特性ばらつきを、ほとんどなくすことが可能になる。
【００５２】
また、上述の製造方法によれば、第１層の薄膜半導体層１３をアモルファス層の結晶化により形成した後、第１層の薄膜半導体層１３の上に絶縁層１４を形成し、この絶縁層１４の開口内に、半導体エピタキシャル層１５をエピタキシャル成長させ、絶縁層１４及び半導体エピタキシャル層１５の上に第２層の薄膜半導体層１６を形成している。
これにより、第２層の薄膜半導体層１６を形成する際の、アモルファス層の結晶化過程において、半導体エピタキシャル層１５を種として、横方向（膜面方向）に溶融結晶化が生じ、第２層の薄膜半導体層１６を良好な状態の単結晶もしくは準単結晶とすることができる。
【００５３】
上述の実施の形態では、薄膜半導体層が２層１３，１６である場合であったが、本発明では、薄膜半導体層が３層以上である場合も含むものである。
特に、第２層の薄膜半導体層と第３層の薄膜半導体層との間、第３層の薄膜半導体層と第４層の薄膜半導体層との間、・・・を、それぞれ層間絶縁層に形成した開口内の半導体エピタキシャル層で接続することにより、単結晶又は準単結晶の薄膜半導体層を３層以上形成することが可能であり、さらなる集積化を図ることが可能になる。
【００５４】
なお、本発明の３次元集積回路装置は、ガラス基板上に単結晶又は準単結晶の薄膜半導体層が複数層（即ち２層以上）形成された構成であるので、薄膜半導体層が３層以上ある場合には、複数層の単結晶又は準単結晶の薄膜半導体層の他に、多結晶やアモルファスの薄膜半導体層が含まれていても構わない。
【００５５】
上述の実施の形態では、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６がシリコン層である場合を、主として説明したが、本発明は、その他の半導体層を用いることも可能である。
その他の半導体層としては、例えば、Ｇｅ（ゲルマニウム）層やＳｉＧｅ層、化合物半導体層（ＧａＡｓ，ＺｎＳ等）が考えられる。
【００５６】
ここで、例えば、第１層の薄膜半導体層１３をシリコン層として、第２層の薄膜半導体層１６をゲルマニウム層とする場合の製造方法を説明する。
この場合、第１層の薄膜半導体層１３と第２層の薄膜半導体層１６とが異なる材料であるため、半導体エピタキシャル層１５の形成方法を工夫する。
【００５７】
まず、前述した方法により、単結晶又は準単結晶の第１層の薄膜半導体層１３のシリコン層を形成する。
次に、第１層の薄膜半導体層１３上に絶縁層１４を形成した後、この絶縁層１４に第１層の薄膜半導体層１３に達する開口を形成する。
【００５８】
次に、絶縁層１４の開口内に、選択的に、半導体エピタキシャル層１５をエピタキシャル成長させる。
このとき、ＳｉＨ４ガスもしくはＳｉ２Ｈ６ガスと同時に、ＧｅＨ４（ゲルマン）ガス等のガスを同時に加えて、半導体エピタキシャル層１５の膜成長と共に、徐々にＧｅＨ４ガスの流量比を高めていく。これにより、下方から、Ｓｉ→ＳｉＧｅ→Ｇｅと、縦方向に連続にエピタキシーが生じ、ある所定の厚さで半導体エピタキシャル層１５の表面部を単結晶Ｇｅとすることができる。
【００５９】
続いて、必要に応じて、絶縁層１４及び半導体エピタキシャル層１５の表面の平坦化を行う。
次に、絶縁層１４及び半導体エピタキシャル層１５の上に、アモルファスのゲルマニウム層を堆積させる。
その後、アモルファスのゲルマニウム層に対して、一括の均一ビームでレーザ光を照射する。これにより、選択成長させた半導体エピタキシャル層１５の表面部の単結晶Ｇｅを種に、横方向（膜面方向）に溶融結晶化が生じ、ゲルマニウム層が単結晶化されて、単結晶もしくは準単結晶のゲルマニウム層による第２層の薄膜半導体層１６が形成される。
【００６０】
下層の薄膜半導体層と上層の薄膜半導体層とが異なる材料である場合でも、これらの薄膜半導体層の間の半導体エピタキシャル層を、徐々にガスの流量比を変えてエピタキシャル成長させれば、半導体エピタキシャル層の表面部を上層の薄膜半導体層と同じ材料の層とすることが可能である。これにより、上層の薄膜半導体層を、良好な状態の単結晶もしくは準単結晶とすることが可能になる。
【００６１】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００６２】
１０ ３次元集積回路装置、１１ ガラス基板、１２ 保護層、１３ 第１層の薄膜半導体層、１４ 絶縁層（層間絶縁層）、１５ 半導体エピタキシャル層、１６ 第２層の薄膜半導体層、１７ 絶縁層、１８ 電極層、３１ チャネル、３２，３３ ソース・ドレイン領域、Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２ トランジスタ、ＢＬ ビット線、ＷＬ ワード線
【特許請求の範囲】
【請求項１】
ガラス基板上に、単結晶もしくは準単結晶の薄膜半導体層が、層間絶縁層を介して２層積層され、
２層の前記薄膜半導体層は、下層の第１層の薄膜半導体層と、上層の第２層の薄膜半導体層とが、異なる材料であり、
２層の前記薄膜半導体層が、前記層間絶縁層に形成された開口内を埋めて形成された、エピタキシャル層によって接続され、
前記エピタキシャル層の表面部は、前記第２層の薄膜半導体層と同じ材料の層であり、
前記第１層の薄膜半導体層及び前記第２層の薄膜半導体層のうち、１層以上の前記薄膜半導体層に能動素子が形成されている
ことを特徴とする３次元集積回路装置。
【請求項２】
前記第１層の薄膜半導体層の材料がＳｉであり、前記第２層の薄膜半導体層の材料がＧｅであることを特徴とする請求項１に記載の３次元集積回路装置。
【請求項３】
ガラス基板上に、アモルファスの第１層の薄膜半導体層を形成する工程と、
前記アモルファスの第１層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第１層の薄膜半導体層を形成する工程と、
前記第１層の薄膜半導体層上に層間絶縁層を形成した後、前記層間絶縁層に前記第１層の薄膜半導体層に達する開口を形成する工程と、
前記層間絶縁層の前記開口内に、エピタキシャル層をエピタキシャル成長させる工程と、
前記層間絶縁層及び前記エピタキシャル層上に、前記第１層の薄膜半導体層とは材料が異なる、アモルファスの第２層の薄膜半導体層を形成する工程と、
前記アモルファスの第２層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第２層の薄膜半導体層を形成する工程とを少なくとも有し、
前記エピタキシャル層をエピタキシャル成長させる工程において、ガスの流量比を変えて前記エピタキシャル層を成長させることにより、前記エピタキシャル層の表面部を前記第２層の薄膜半導体層と同じ材料の層とし、
前記第１層の薄膜半導体層及び前記第２層の薄膜半導体層のうち、１層以上の前記薄膜半導体層に能動素子を形成する
ことを特徴とする３次元集積回路装置の製造方法。
【請求項４】
前記第１層の薄膜半導体層の材料がＳｉであり、前記第２層の薄膜半導体層の材料がＧｅであることを特徴とする請求項３に記載の３次元集積回路装置の製造方法。
【請求項１】
ガラス基板上に、単結晶もしくは準単結晶の薄膜半導体層が、層間絶縁層を介して２層積層され、
２層の前記薄膜半導体層は、下層の第１層の薄膜半導体層と、上層の第２層の薄膜半導体層とが、異なる材料であり、
２層の前記薄膜半導体層が、前記層間絶縁層に形成された開口内を埋めて形成された、エピタキシャル層によって接続され、
前記エピタキシャル層の表面部は、前記第２層の薄膜半導体層と同じ材料の層であり、
前記第１層の薄膜半導体層及び前記第２層の薄膜半導体層のうち、１層以上の前記薄膜半導体層に能動素子が形成されている
ことを特徴とする３次元集積回路装置。
【請求項２】
前記第１層の薄膜半導体層の材料がＳｉであり、前記第２層の薄膜半導体層の材料がＧｅであることを特徴とする請求項１に記載の３次元集積回路装置。
【請求項３】
ガラス基板上に、アモルファスの第１層の薄膜半導体層を形成する工程と、
前記アモルファスの第１層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第１層の薄膜半導体層を形成する工程と、
前記第１層の薄膜半導体層上に層間絶縁層を形成した後、前記層間絶縁層に前記第１層の薄膜半導体層に達する開口を形成する工程と、
前記層間絶縁層の前記開口内に、エピタキシャル層をエピタキシャル成長させる工程と、
前記層間絶縁層及び前記エピタキシャル層上に、前記第１層の薄膜半導体層とは材料が異なる、アモルファスの第２層の薄膜半導体層を形成する工程と、
前記アモルファスの第２層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第２層の薄膜半導体層を形成する工程とを少なくとも有し、
前記エピタキシャル層をエピタキシャル成長させる工程において、ガスの流量比を変えて前記エピタキシャル層を成長させることにより、前記エピタキシャル層の表面部を前記第２層の薄膜半導体層と同じ材料の層とし、
前記第１層の薄膜半導体層及び前記第２層の薄膜半導体層のうち、１層以上の前記薄膜半導体層に能動素子を形成する
ことを特徴とする３次元集積回路装置の製造方法。
【請求項４】
前記第１層の薄膜半導体層の材料がＳｉであり、前記第２層の薄膜半導体層の材料がＧｅであることを特徴とする請求項３に記載の３次元集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−２２６１３１（Ｐ２０１０−２２６１３１Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２０１０−１２５０４０（Ｐ２０１０−１２５０４０）
【出願日】平成２２年５月３１日（２０１０．５．３１）
【分割の表示】特願２００７−４９６２８（Ｐ２００７−４９６２８）の分割
【原出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（５０４１４５３０８）国立大学法人 琉球大学 (100)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２２年５月３１日（２０１０．５．３１）
【分割の表示】特願２００７−４９６２８（Ｐ２００７−４９６２８）の分割
【原出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（５０４１４５３０８）国立大学法人 琉球大学 (100)
【Ｆターム（参考）】
[ Back to top ]