第１の結晶方位を有する基板１２と、この基板１２を覆う絶縁層４０を含む半導体デバイスが提供される。この絶縁層を覆って、複数のシリコン層１６、３０が形成される。第１シリコン層１６は、第１の結晶方位を有するシリコンを含み、第２シリコン層３０は、第２の結晶方位を有するシリコンを含む。加えて、基板１２と、この基板１２を覆うシリコン層１６と、基板１２とシリコン層１６と間に設けられた第１絶縁層１４を含むシリコン−オン−インシュレータ構造を提供する半導体デバイスを形成する方法が提供されている。シリコン層１６および第１絶縁層１４の一部を取り除くことでシリコン−オン−インシュレータ構造の第１領域を形成し、基板層１２の一部２４をさらす。選択的エピタキシャルシリコン３０は、開口部に成長される。開口部２２で成長されたシリコン３０に第２絶縁層４０が形成され、開口部２２で成長されたシリコン３０と基板１２との間に絶縁層４０が提供される。
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高出力半導体デバイスのための基材配置物は、ＳｉＣウエハの表面上に付着させたＳｉ層を有するＳｉＣウエハを包含する。Ｓｉ第１層、ＳｉＯ_２中間層およびＳｉ第３層を有するＳＯＩ構造体が、そのＳｉ第３層を、ＳｉＣウエハ上に付着させたＳｉに接着して、単一構造体を形成する。ＳＯＩのＳｉ第１層およびＳｉＯ_２中間層を除去して、純粋なＳｉ第３層を残し、この上にさまざまな半導体デバイスを製作することができる。Ｓｉ第３層および付着Ｓｉ層を、１種以上の半導体デバイスをＳｉＣウエハ上に製作することができるように基材配置物の一部にわたり除去してもよい一方、他の半導体デバイスを純粋なＳｉ第３層上に対応させてもよい。 （もっと読む）

【課題】ＳＯＳ基板を用いた半導体装置に形成するｎＭＯＳ素子のオン電流を増加させる手段を提供する。
【解決手段】サファイア基板に単結晶シリコン層を積層したＳＯＳ基板の単結晶シリコン層に形成したｎＭＯＳ素子のチャンネル領域とサファイア基板との間に絶縁膜層を形成し、絶縁膜層上の単結晶シリコン層の応力状態を引張応力状態にする。 （もっと読む）

【課題】トレンチゲート構造を有する横型のパワー半導体装置において、アバランシェ降伏がバルク領域で起こるようにすること。
【解決手段】ｎ⁺ソース領域６ａとｎ^-拡張ドレイン領域２との間のチャネル領域を、均一な濃度のｐエピタキシャル層２１で構成し、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布を生じさせる。そして、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１の濃度を最適化して、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１との接合界面でポテンシャルが密となり、一方、ゲート酸化膜７とｎ^-拡張ドレイン領域２との界面でポテンシャルが疎となるようにすることによって、バルク領域でブレークダウンが起こるようにする。 （もっと読む）

【課題】 ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】 第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成し、第２半導体層６が覆われるようにしてＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２上に酸化防止膜８を形成し、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８および犠牲酸化膜７に形成し、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成する。 （もっと読む）

【課題】 従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供すること。
【解決手段】 電界効果トランジスタ（１００）及び電界効果トランジスタを製造する方法である。電界効果トランジスタは、ゲート誘電体層（１５５）の上面（１７０）に形成されたゲート電極（１６５）と、単結晶シリコン・チャネル領域（１１０）の上面（１６０）のゲート誘電体層と、Ｇｅ含有層（１３５）の上面の単結晶シリコン・チャネル領域と、単結晶シリコン基板（１５０）の上面のＧｅ含有層と、単結晶シリコン基板の上面における第１誘電体層（２１５Ａ）と第２誘電体層（２１５Ｂ）との間のＧｅ含有層とを含む。 （もっと読む）

【課題】
活性層とバルク層との連続部分にエピタキシャル成長させる必要がなく、ボイドも発生しない部分ＳＯＩ基板およびその製造方法を提供する。
【解決手段】
水素ガスの雰囲気で、シリコン酸化膜１４の一部に窓部１４ａが形成されたＳＩＭＯＸ基板１０を高温アニールする。その際、埋め込み酸化膜１３のうち、活性層１１とバルク層１２とを連続させる一部の領域が、埋め込み酸化膜１３に含まれた酸素の熱拡散によって消滅し、部分ＳＯＩ構造が形成される。その結果、部分ＳＯＩ構造の形成時、活性層１１とバルク層１２とが連続した部分にエピタキシャル成長を行う必要がない。しかも、貼り合わせ方式による部分ＳＯＩ構造でないので、部分ＳＯＩ基板２０の内部にボイドも発生しない。 （もっと読む）

【課題】 同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する。
【解決手段】 シリコン基板１０１上に高耐圧トランジスタ１０２および低耐圧トランジスタ１０４が形成された半導体装置１００において、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７のゲート不純物濃度を低耐圧トランジスタ１０４のゲート不純物濃度よりも小さくする。 （もっと読む）

【課題】 ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置を安価に提供すること。
【解決手段】 ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、高速ＭＯＳトランジスタのゲート絶縁膜及びゲート電極により抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。
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【課題】 本発明は電子やホールの移動度が良好で、シリコンとＳｉＧｅ層の界面でのミスフィット転位による貫通転位が少ない歪みＳＯＩ基板を提供する。
【解決手段】 本発明の歪みＳＯＩ基板は、シリコン基板の上に、埋め込み絶縁膜層、歪み誘起絶縁膜層、歪みシリコン層が順次形成された歪みＳＯＩ基板である。好ましくは、歪み誘起絶縁膜層と歪みシリコン層の、室温から１０００℃までの平均熱膨張係数の差が、０．５×１０^-6／℃より大きい歪みＳＯＩ基板を使用することにより、電子やホールの移動度が良好で、かつリーク特性の良好なデバイスが得られる。 （もっと読む）

第１結晶性半導体領域１０４ａ内に誘電領域１１１を形成することによって、単一基板上に異なるタイプの結晶性半導体領域が与えられる。その後、この誘電領域１１１上には、第２結晶領域１５２ａがウェハ接合技術によって位置決めされる。好ましい実施形態では、誘電領域とともに、第１結晶領域にアイソレーション構造が形成されてもよい。特に、結晶方向の異なる結晶性半導体領域が形成されてもよく、高度なフレキシビリティと、現在利用されているＣＭＯＳプロセスとの互換性が維持される。
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半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

半導体・オン・インシュレータ・トランジスタ４５が、バルクのシリコン基板１２から形成される。活性領域は基板１２上に画定され、単結晶である酸素リッチ型シリコン層は活性領域の頂部面に形成される。この酸素リッチ型シリコン層の上に、シリコンのエピタキシャル層が成長する。シリコンのエピタキシャル層が形成された後に、酸素リッチ型シリコン層が、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態にてシリコン酸化物２４に変換される。これは、高温水蒸気をエピタキシャル層に適用することにより実施される。得られたものがトランジスタ４５を形成するのに有用なシリコン・オン・インシュレータ構造体１０であり、該トランジスタにおいて、ゲート誘電体２６が残りの単結晶シリコン上に存在し、該ゲート２８はゲート誘電体２６上に存在し、かつ、ゲート２８の下側にある残りの単結晶シリコン内にチャネル３６が存在する。
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ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。

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【課題】 ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴの各しきい値電圧を独立に効率良く（最小限のフォトリソグラフィーで）高精度に制御する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。 （もっと読む）