半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法
【課題】 ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴの各しきい値電圧を独立に効率良く（最小限のフォトリソグラフィーで）高精度に制御する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型の半導体装置及びその製造方法、並びにこのＣＭＯＳ型の半導体装置を備えた画像表示装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、エキシマレーザを用いた結晶化技術等の進歩によって、低温多結晶シリコン膜を用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を備えた周辺駆動回路一体型の液晶表示装置が登場し始めている。この周辺駆動回路は、高性能且つ低消費電力に対応可能なｐ型及びｎ型の各薄膜トランジスタ（以下、ｐ型ＴＦＴ、ｎ型ＴＦＴと記す。）を備えたＣＭＯＳ型のトランジスタ（以下、ＣＭＯＳ−ＴＦＴと記す。）を主構成要素として構成されている。
【０００３】単結晶のＣＭＯＳ型大規模集積回路（以下、単結晶ＬＳＩと記す。）と同様に、しきい値電圧（Ｖth）の設定はＣＭＯＳ−ＴＦＴの最重要課題の一つである。通常、ＣＭＯＳ−ＴＦＴの動作半導体層には不純物無添加（ノンドープ）の多結晶シリコン膜が用いられるため、理論的にはゲート絶縁膜中の電荷量及び動作半導体層のゲート絶縁膜との界面電荷密度を調整すれば、しきい値電圧を容易に設定することができるはずである。しかしながら実際には、以下に示すような原因により、界面電荷密度の調整によるノンドープの動作半導体層を有するＣＭＯＳ−ＴＦＴのしきい値電圧設定は極めて困難である。
【０００４】（１）薄膜トランジスタのゲート絶縁膜はプラズマＣＶＤ（Chemical Vapor Deposition ）等による堆積膜であり、熱酸化膜のような優れたバルク特性を有していないため、必然的にゲート絶縁膜中に固定電荷が発生してしまう。例えば、ＳｉＨ4 とＮ2 Ｏ系のプラズマＣＶＤによるシリコン酸化膜（ＳｉＯ2 膜）の中で、充分に分解されていないＳｉＨ4 とＮ2 Ｏ系の分子は正固定電荷になるため、フラットバンド電圧が負の方向にシフトする原因になる。このフラットバンド電圧は、動作半導体層とゲート絶縁膜との界面やゲート絶縁膜を評価する場合の重要な基準となる値であり、理論値からのシフトが大きいほど劣ると評価される。
【０００５】（２）プラズマＣＶＤや低圧ＣＶＤ等により形成された絶縁膜は、熱酸化膜のような優れたＳｉ／ＳｉＯ2 界面特性を有していないため、界面準位に関わる電荷がフラットバンド電圧のシフトの原因になる。特に、ガラス基板を用いた薄膜トランジスタの場合、強酸系または強アルカリ系の基板洗浄剤が使用できないため、清浄な界面を得ることは困難である。
【０００６】（３）多結晶シリコン膜の粒界準位により、界面準位と同じように、キャリアを捕獲したり、放出したりすることでフラットバンド電圧のシフトが起こり得る。特に、多結晶シリコン膜中（特に粒界中）に含まれるカーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）等の不純物は、何らかの形でフラットバンド電圧に影響を与えるおそれがある。
【０００７】上述の各原因で、ノンドープの多結晶シリコン膜を用いたＣＭＯＳ−ＴＦＴのしきい値電圧（即ちＩｄ−Ｖｇ特性）は、ｐ型及びｎ型ＴＦＴが共に負方向に１〜２Ｖ程度シフトしている場合が多く見られる。ゲート絶縁膜の成膜条件の最適化によって、ある程度しきい値電圧を正方向にシフトさせることができるが、任意に所望値まで制御することができないうえ、調整の範囲も狭い。そこで、ＣＭＯＳ−ＴＦＴの各チャネル領域への不純物添加によるしきい値電圧制御の手法が提案されている。
【０００８】具体的には、動作半導体層の初期状態となるアモルファスシリコン膜をプラズマＣＶＤ法で形成する時、反応ガス（ＳｉＨ4 ）と希釈ガス（Ｈ2 ）と共に、ｐ型不純物を含有したＢ2 Ｈ6 ガスを数〜十数ｐｐｍ（ガス比）添加するものである。添加したＢ2 Ｈ6 はプラズマ放電によって分解されアモルファスシリコン膜に取り込まれる。この手法の利点は、プロセスを追加することなくアモルファスシリコン膜全体（ｐ型及びｎ型ＴＦＴ共に）に不純物を添加できることにある。
【０００９】この手法は、好適なしきい値電圧調整法として単結晶ＬＳＩの製造に広く用いられている。ところが、液晶表示装置の基板の如き大面積基板に対応可能な質量分離型イオン注入装置が未だ開発中であるため、非質量分離型イオン源（例えばＲＦプラズマ型イオン源）を用いたイオンドーピング装置が一般的に用いられている。即ち、ＲＦプラズマ型イオン源を用いて、所定濃度の不純物（ドーパント）をｐ型またはｎ型ＴＦＴのチャネル領域に添加して、不純物のドーズ量でしきい値電圧（フラットバンド電圧）を調整する。
【００１０】
【発明が解決しようとする課題】しかしながら、以下に述べるように、ＣＭＯＳ−ＴＦＴは単結晶ＬＳＩに比してしきい値電圧制御の精度の要求水準が格段に厳しく、従来の制御法では満足な制御が得られないという問題がある。
【００１１】先ず、上述のＣＭＯＳ−ＴＦＴに高水準のしきい値電圧制御精度が要求される理由について説明する前提として、ＣＭＯＳ−ＴＦＴとそれを用いた周辺回路構成上の特徴を述べる。
【００１２】第１に、ＣＭＯＳ−ＴＦＴの周辺回路のサイズが大きいことが挙げられる。ＣＭＯＳ−ＴＦＴ（特に低温多結晶シリコン膜を有するＣＭＯＳ−ＴＦＴ）の移動度は３０〜１５０（ｃｍ2 ／Ｖｓ）であり、単結晶ＬＳＩのＭＯＳトランジスタの１／２０〜１／５程度と低値であるため、これと同等の駆動力を得るにはおよそ同じ比率でデバイス・サイズ（チャネル幅）を増加させなければならない。また、例えばＣＭＯＳ−ＴＦＴを備えた液晶表示装置では、信号線及び走査線が共に長く、配線抵抗及び浮遊容量が大きいため、周辺回路の負荷は単結晶ＬＳＩのそれより遙かに大きい。
【００１３】液晶表示装置の周辺回路の具体例として、液晶表示装置のゲート側駆動回路について説明する。このゲート側駆動回路は、ＣＭＯＳ−ＴＦＴの駆動能力を段階的に増加させるため、複数段のインバータが設けられており、前後段のチャネル幅の増加比は３倍程度、最終出力段のチャネル幅は１．５ｍｍ程度である。従ってこの場合、１ビット当たりの全てのＣＭＯＳ−ＴＦＴのチャネル幅合計は数ｍｍに達する。
【００１４】第２に、液晶表示装置の周辺回路の電源電圧が単結晶ＬＳＩのそれよりも遙かに高いことが挙げられる。単結晶ＬＳＩの代表的な電源電圧値が３．３（Ｖ）であるのに対して、５Ｖ駆動液晶対応のゲート側駆動回路の駆動電圧値は約１６（Ｖ）である。また、ＣＭＯＳ−ＴＦＴのＳ値としきい値電圧の絶対値とが共に大きいことも、電源電圧値が高くなるもう一つの原因である。
【００１５】以下、上述のＣＭＯＳ−ＴＦＴ独自の特徴を踏まえ、ＣＭＯＳ−ＴＦＴにしきい値電圧制御の高い精度が要求される理由について説明する。
【００１６】入力信号は、出力信号と共に電源電圧（Ｖdd）の幅を持ってローレベル“Ｌ”（接地電位ＧＮＤ）とハイレベル“Ｈ”（電源電圧Ｖdd）との間で変化する（例えば図１９参照）。入力信号レベルが“Ｌ”の場合、ｐ型ＴＦＴが導通し、ｎ型ＴＦＴが遮断されることにより、出力信号レベルが“Ｈ”になる。逆に、入力信号レベルが“Ｈ”の場合、ｎ型ＴＦＴが導通し、ｐ型ＴＦＴが遮断されることにより、出力信号レベルが“Ｌ”になる。ｎ型ＴＦＴのしきい値電圧（即ちＩｄ−ｖｇ曲線）が負側にシフトすると、入力信号レベルが“Ｌ”の時に、ｎ型ＴＦＴが完全に遮断されず、「貫通電流」と称されるリーク電流が“Ｖdd（電源電位）→ｐ型ＴＦＴ→ｎ型ＴＦＴ→ＧＮＤ（接地電位）”の順序で流れる。
【００１７】この貫通電流は、ｎ型ＴＦＴのＩｄ−Ｖｇ曲線のＶｇ＝０（Ｖ）時のドレイン電流Ｉ0 （以下、ゼロ電流と記す。）に等しい。しきい値電圧が負側にシフトするほどゼロ電流が大きくなる。同様に、ｐ型ＴＦＴのしきい値電圧が正側にシフトすると、入力信号レベルが“Ｈ”の時に、ｐ型ＴＦＴのゼロ電流に起因する貫通電流が発生する。
【００１８】上述のように、貫通電流の発生により、ＣＭＯＳ−ＴＦＴの消費電力が大幅に増加する。上述のゲート側駆動回路の例として消費電力を試算すると、貫通電流によるスタティック消費電力は、単位チャンネル幅当たり１（ｎＡ／μｍ）と仮定した場合、数十ｍＷ以上に達する可能性がある。
【００１９】ＣＭＯＳ−ＴＦＴの上述した第１及び第２の特徴により、しきい値電圧のシフトが少しでも存在すると、周辺回路全体の消費電力が著しく増大することになる。更に、大きな貫通電流は、信号振幅の低下や局在的発熱、ＴＦＴ特性の進行的劣化等の重大な不良または障害の原因になる。
【００２０】このように、ＣＭＯＳ−ＴＦＴは単結晶ＬＳＩとは異なり、貫通電流の発生が致命的なダメージを生むことになるため、貫通電流の発生を抑止するためには高精度にしきい値電圧を設定することが必須である。上述した従来のイオンドーピングによるしきい値電圧制御法ではこのような高い要求精度を満たすことができず、満足な結果を得ることは困難である。これは具体的には従来のしきい値電圧制御法の以下に示すような性質に因る。
【００２１】（１）ｐ型不純物のイオン注入により、動作半導体層の全体が弱Ｐ型半導体になるため、ｎ型ＴＦＴとｐ型ＴＦＴのしきい値電圧が共に正側にシフトし、原理的に双方をそれぞれ単独的に設定することができない。従って、従来の手法ではＣＭＯＳ−ＴＦＴにおけるしきい値電圧の最適化が困難であることは明白である。更にこの事実から、上述の手法ではＣＭＯＳ−ＴＦＴの貫通電流を大幅に削減することは原理的に不可能であることがわかる。
【００２２】（２）従来の手法では、結晶化前にアモルファスシリコン膜にｐ型不純物を添加し過ぎると、レーザ結晶化の場合、結晶粒径が小さくなったり、熱結晶化（ＳＰＣ）の場合、核形成や結晶成長が発生し難くなり、結晶性が劣化するおそれがある。
【００２３】（３）ＲＦプラズマイオン源を用いた場合、イオン電流密度が大きいため、微小イオン電流が要求される低ドーズ量（およそ５×１０12（１／ｃｍ2 ）以下）のドープは極めて困難である。また、ＲＦイオン源を用いるため、イオン電流のパラメータ（例えば、ＲＦ電力、圧力、電極とチャンバー内壁の状態）が多すぎて、イオンの種類またはイオン電流の安定性と再現性に劣る。
【００２４】（４）ガラス基板を用いた低温製造工程においては、不純物の活性化率は低い。特に、チャネル領域へのドーズ量が比較的に高い場合、イオン損傷が回復し難く、活性化が不充分となる。このため、より低ドーズ量のチャネルドープ工程が望まれるが、従来のＲＦプラズマイオン源を用いたイオンドーピング装置では良好な低ドーズ量ドーピングを行なうことはできない。また、選択的添加でＣＭＯＳ−ＴＦＴのしきい値電圧を最適化しようとすると、通常２回以上のフォトリソグラフィー工程が必要であり、製造工程の複雑化を招来する。
【００２５】本発明はかかる実情に鑑み、ＣＭＯＳ−ＴＦＴのしきい値電圧を容易且つ確実に高精度に設定することを可能とする半導体装置の製造方法及びしきい値電圧が高精度に設定されたＣＭＯＳ−ＴＦＴを有する半導体装置を提供することを目的とする。
【００２６】また本発明は、電気特性が異なりそれぞれ動作電圧の異なる複数種のＣＭＯＳ−ＴＦＴを備えた画像表示装置について、各しきい値電圧を容易且つ確実に高精度に設定することを可能とする製造方法及び各しきい値電圧がそれぞれ高精度に設定されたＣＭＯＳ−ＴＦＴを有する画像表示装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明の半導体装置の製造方法は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型を対象とし、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域を含む全体に、非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに、選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び前記選択的添加により、前記ｐ型及びｎ型薄膜トランジスタのしきい値電圧をそれぞれ独立に設定する。
【００２８】この場合、前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことが好適である。
【００２９】より好ましくは、前記イオンドーピングを、ＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置を用いて行なう。
【００３０】また、前記非選択的添加により、前記動作半導体層となる薄膜のｐ型不純物濃度を１×１０18／ｃｍ3 以下とすることが好適である。
【００３１】また、前記非選択的添加におけるイオンドーピングのドーズ量を１×１０11／ｃｍ2 〜１×１０13／ｃｍ2 の範囲内の値とすることが好適である。
【００３２】また、前記非選択的添加のガス添加量を１ｐｐｍ〜１０ｐｐｍの範囲内の値とすることが好適である。
【００３３】また、前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧の絶対値の差が僅少となるように調整することが好適である。
【００３４】具体的には、本発明の製造方法は、前記非選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含み、しかる後、前記選択的添加を施す。
【００３５】また、ＬＤＤ構造の半導体装置を製造するため、本発明の製造方法は、前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程を有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まるような更なる高濃度のｎ型不純物の添加とを施す工程と、ｐ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを含む。
【００３６】更に、ＬＤＤ構造の半導体装置を製造するため、本発明の製造方法の他の態様は、前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程と、前記各島状の領域を含む全体に、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加とを施す工程を含む。
【００３７】本発明の半導体装置の製造方法の別の態様は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなり、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳトランジスタを備えた半導体装置を対象としており、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、前記各素子群の全体に対して前記各素子群に必要な所定回数だけ順次行なうことにより、前記各素子群毎に前記各動作電圧に応じたしきい値電圧を設定し、前記各素子群を構成する前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧をそれぞれ独立に設定する。
【００３８】なお、非選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｐ型領域及びｎ型領域の全体にｐ型不純物を添加することを示し、選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｎ型領域のみに低濃度のｐ型不純物を添加することを示す。また、当該半導体装置を製造する工程全体では非選択的添加及び選択的添加の双方を行なうが、所定の素子群については所定回数の非選択的添加のみで好適な結果を得られる場合もある。
【００３９】この場合、前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことが好適である。
【００４０】より好ましくは、前記イオンドーピングを、ＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置を用いて行なう。
【００４１】また、前記非選択的添加により、前記動作半導体層となる薄膜のｐ型不純物濃度を１×１０18／ｃｍ3 以下とする。
【００４２】また、前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を共に前記動作電圧に応じた低値とし、両者のしきい値電圧の絶対値の差が僅少となるように設定する。
【００４３】本発明の半導体装置の製造方法の更に別の態様は、複数の画素が行列状に配設されてなる画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを含む画像表示装置、例えば液晶表示装置を対象としており、前記画像表示部、前記第１及び第２の制御回路の少なくとも１つに設けられ、ｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを形成するに際して、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、それぞれ前記各ＣＭＯＳトランジスタに必要な所定回数だけ順次行なうことにより、前記各動作電圧に応じて前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定する。
【００４４】本発明の半導体装置は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置であって、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布にｐ型不純物が１×１０18／ｃｍ3 以下の濃度となるように添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有する。
【００４５】本発明の半導体装置の別の態様は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置であって、前記ｐ型及びｎ型薄膜トランジスタは、それぞれのチャネル領域に互いに異なる濃度分布にｐ型不純物が添加されており、前記ｐ型及びｎ型薄膜トランジスタの各しきい値電圧が当該添加がない場合に比して正側にシフトしてそれぞれ独立の所望値とされ、両者のしきい値電圧の差の絶対値が僅少とされている。
【００４６】本発明の画像表示装置は、複数の画素が行列状に配置された画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを備え、前記画像表示部、前記第１の制御回路及び前記第２の制御回路の少なくとも１つの構成要素としてｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを備え、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布となるようにｐ型不純物が添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して若干高濃度となるように添加されてなる第２の動作半導体層を有するように構成されている。
【００４７】
【作用】ＣＭＯＳ−ＴＦＴは、ｐ型不純物の添加量に対するしきい値電圧の依存性がｐ型ＴＦＴの方がｎ型ＴＦＴより大きい（図２（ａ）参照）ことが本発明者によって初めて見出された。即ち、ｐ型ＴＦＴ及びｎ型ＴＦＴのチャネル領域に同一濃度のｐ型不純物を添加しても、しきい値電圧の変化量が異なる。換言すれば、双方のＴＦＴにとってしきい値電圧制御のための最適なｐ型不純物の添加量が異なり、ｐ型ＴＦＴの方がｎ型ＴＦＴより比較的低い添加濃度によって最適なしきい値電圧を得ることができる。
【００４８】また、ｐ型不純物の添加量に対する依存性として、２つの異なる領域が存在する。即ち、低い添加濃度を示す領域ａと、比較的高い添加濃度を示す領域ｂである（図２（ａ），（ｂ）参照）。領域ａにおいては、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）は殆ど不変であるのに対し、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）は大きく変化する。領域ｂにおいては、ｎ型ＴＦＴ及びｐ型ＴＦＴは共にしきい値電圧がほぼ同様に変化する。
【００４９】ｐ型ＴＦＴ及びｎ型ＴＦＴが上述のような性質を示すことから、各々のしきい値電圧を容易に適値に設定する手法が以下のように示唆される。
【００５０】ノンドープの多結晶シリコン膜中には、その内部に「ｎ型類似（ｎ型ライク）」の不純物準位、界面準位または粒界準位が存在しているため、弱ｎ型の状態とされている。このｎ型類似準位の作用を外部からｐ型不純物を添加することによりキャンセルすることができる。領域ａと領域ｂでは上述したようにｐ型不純物の依存性が異なり、領域ｂが通常予想できる依存性を示していることから、両領域の境界に位置するｐ型不純物濃度がｎ型類似準位を丁度キャンセルするのに必要な濃度であると考えられる。ｎ型類似準位がキャンセルされれば、領域ｂにおいて本来あるべきしきい値電圧のｐ型不純物依存性が現れる。そして、ｐ型ＴＦＴの方がｎ型ＴＦＴよりｐ型不純物添加に敏感であり、しきい値電圧制御のための最適な添加濃度はｐ型ＴＦＴの法が低いことから、各ＴＦＴのチャネル領域に同時にｐ型不純物を添加した場合には、ｐ型ＴＦＴのしきい値電圧が先に所望値（仕様値）に調整される。
【００５１】本発明の半導体装置の製造方法は、上述のしきい値電圧の特性を利用し、しきい値電圧の効率良い正確な調整を図る手法である。先ずｐ型不純物の非選択的添加、即ち双方のＴＦＴのチャネル領域に同時にｐ型不純物を極低濃度となるように添加することにより、動作半導体層のｎ型類似準位を真性状態または弱ｐ型状態に調整するとともに、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）が仕様値となるように調整する。このとき、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）は未だ仕様値に達していないため、続いてｎ型ＴＦＴのチャネル領域のみにｐ型不純物の非選択的添加を行なう。これにより、Ｖthn も仕様値に調整される。即ち本発明によれば、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮して、必要最低限の手間によりｐ型ＴＦＴ及びｎ型ＴＦＴの各しきい値電圧を独立に仕様値に設定することができる。
【００５２】この場合、ｐ型ＴＦＴの最適なＶthp に要求されるｐ型不純物濃度が比較的低いため、不純物添加過多による結晶化工程への悪影響が避けられる。また、その後の活性化工程はアイランド形成する前に実施することができるため、基板シュリンケージの影響を受けずに高い温度で当該ｐ型不純物の活性化を行なうことができる。
【００５３】また、非選択的添加のプロファイル分布はフラットまたはブロードであるため、動作半導体層が全体的に上層部から下層部まで真性または弱Ｐ型半導体になり、ゲート絶縁膜の反対側の動作半導体層表面とゲート絶縁膜との界面近傍におけるバックチャネル（絶縁膜中固定電荷によるもの）の発生を抑えることができる。
【００５４】また、非選択的添加によって、ｎ型ＴＦＴのチャネル領域は既に真性または弱ｐ型半導体になっているため、続く選択的添加におけるドーズ量を大幅に減らすことができ、イオン損傷が少ないために活性化率が高くなる。
【００５５】また、しきい値電圧制御のｐ型不純物添加に、広い面積に対して低ドーズ量に対応可能なＤＣ型イオン源を用いた非分離型イオンドーピング装置を用いれば、ｎ型ＴＦＴのＶthn を独立的且つ高精度をもって調整することができる。
【００５６】更に本発明においては、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳ−ＴＦＴが必要な半導体装置（例えば液晶表示装置）を製造する際にも、上述のしきい値電圧制御法を適用する。このような半導体装置では、各ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴのしきい値電圧が異なるのみならず、動作電圧の異なる素子群間で前記しきい値電圧の絶対値も異なる。従って本発明では、例えばｐ型不純物の非選択的添加を各素子群全体から始め、続いて各素子群に応じてｐ型不純物の非選択的添加及び／又は選択的添加を所定回数行なう。
【００５７】具体的には、例えば素子群Ａ，Ｂ，Ｃ（動作電圧：Ａ＜Ｂ＜Ｃ）を形成するに際して、先ず素子群Ａ，Ｂ，Ｃとなる領域の全体に非選択的添加を施す。続いて、各素子群の動作電圧に応じて、例えばＢ，Ｃのみに非選択的添加を施した後、Ｂ，Ｃのみに選択的添加を施し、最後にＣのみに選択的添加を施して、各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧を調整する。なお、非選択的添加及び／又は選択的添加の態様は、各素子群の動作電圧によって異なるため、様々な組み合わせが考えられる。また、素子群の中には、ｎ型ＴＦＴのみからなるものなども含まれる。
【００５８】このように、各素子群の全体に対し、非選択的添加及び選択的添加を各素子群に応じた所定回数ずつ組み合わせて行なうことにより、各素子群毎に個別にしきい値電圧制御を行なう場合のようなフォトリソグラフィーの煩雑な工程を不要とし、しかも各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴの各しきい値電圧を設定する。即ち、必要最低限の添加回数（及び手間）のみで、各素子群毎にＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧をそれぞれ独立に仕様値に調整することができる。
【００５９】この場合も、しきい値電圧制御のｐ型不純物添加に低ドーズ量に対応可能なＤＣ型イオン源を用いた非分離型イオンドーピング装置を用いれば、より正確且つ確実にしきい値電圧制御が可能となる。
【００６０】
【発明の実施の形態】以下、本発明を適用した具体的な実施形態を図面を参照しながら詳細に説明する。
【００６１】（第１の実施形態）先ず、図１〜図４を用いて第１の実施形態について説明する。ここでは、ｐ型及びｎ型ＴＦＴを備えたいわゆるトップゲート型のＣＭＯＳ−ＴＦＴを例示する。図１は、第１の実施形態に係るＣＭＯＳ−ＴＦＴの主要構成を示す概略断面図である。なお、図１のＣＭＯＳ−ＴＦＴは本発明の一例であり、他の構成のＣＭＯＳ−ＴＦＴにも適用可能である。これらについては第２の実施形態で製造方法と共に説明する。
【００６２】このＣＭＯＳ−ＴＦＴは、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２を介して一対のＴＦＴ（ｐ型ＴＦＴ３及びｎ型ＴＦＴ４）を有している。
【００６３】ｐ型ＴＦＴ３及びｎ型ＴＦＴ４は、多結晶シリコン膜からなる島状の動作半導体層１１，１２を有しており、その上層にシリコン酸化膜等からなるゲート絶縁膜５を介して多結晶シリコン膜等からなる帯状のゲート電極６がパターン形成されて構成されている。ｐ型ＴＦＴ３の動作半導体層１１には、ゲート電極６の両側に位置する部位にｐ型不純物が比較的高濃度となるようにイオン注入されて一対のソース／ドレイン１３（ｐ+ ）が形成されている。他方、ｎ型ＴＦＴ４の動作半導体層１２には、ゲート電極６の両側に位置する部位にｎ型不純物が比較的高濃度となるようにイオン注入されて一対のソース／ドレイン１４（ｎ+ ）が形成されている。
【００６４】更に、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７が形成され、層間絶縁膜７にソース／ドレイン１３，１４の表面の一部を露出させる各コンタクト孔８が形成され、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９が形成されて、ＣＭＯＳ−ＴＦＴが構成されている。
【００６５】そして、動作半導体層１１，１２の各ゲート電極６の直下に位置する部位、即ちチャネル領域１１ａ，１２ａには、それぞれしきい値電圧（１１ａがＶthp 、１２ａがＶthn ）制御のためにそれぞれ相異なる低濃度のｐ型不純物が添加されている。以下、このしきい値電圧制御の具体的作用及び及び各チャネル領域における濃度分布等の態様について説明する。ここで、ｐ型不純物の添加について、非選択的添加とはＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴ領域の双方に添加することを、選択的添加とはＣＭＯＳ−ＴＦＴのｐ型又はｎ型ＴＦＴ領域の一方に添加することを表す。
【００６６】図２は、アモルファスシリコン膜の成膜時でのしきい値電圧及びゼロ電流のｐ型不純物添加の濃度依存性を示す特性図である。図２（ａ），（ｂ）に示すように、しきい値電圧とゼロ電流のｐ型不純物（ここではボロン（Ｂ）であり、以下の数値はプラズマＣＶＤによる成膜時のＢ2 Ｈ6 ／ＳｉＨ4 のガス流量比で計算した値である。）添加量に対する依存性には、２つの異なる領域が存在している。即ち、低い添加濃度における領域ａと、比較的高い添加濃度における領域ｂである。両領域の境界のＢ添加濃度はおよそ３ｐｐｍである。
【００６７】領域ａにおいては、ｎ型ＴＦＴのＶthn がほとんど不変であるが、ｐ型ＴＦＴのＶthp は大きく変化する。他方、領域ｂにおいては、ｐ型ＴＦＴ及びｎ型ＴＦＴ共に、しきい値電圧がＢ添加量濃度に従ってほぼ同等の割合で線形的に変化する。ＶthのＢ添加量依存性に関しては、ｎ型ＴＦＴよりもｐ型ＴＦＴの方が強い。即ち、領域ａにおいて、ｐ型チャネル領域／ｎ型チャネル領域に同じ濃度のｐ型不純物を添加しても、しきい値電圧の変化量がそれぞれ異なる。換言すれば、ｎ型ＴＦＴ／ｐ型ＴＦＴに対する所望のしきい値電圧を設定するための最適なｐ型不純物添加濃度が異なる。例えば、ｐ型ＴＦＴの仕様値（Ｖth＝−３Ｖ）を満たすＢ添加濃度は６ｐｐｍであり、ｎ型ＴＦＴの仕様値（Ｖth＝＋３Ｖ）を満たすＢ添加濃度は８．５ｐｐｍである。即ち、ｎ型ＴＦＴよりｐ型ＴＦＴの方が比較的低い添加濃度でＶthの仕様値が得られる。
【００６８】上述の事実より、しきい値電圧制御について重要な結論が導かれる。即ち、ｐ型不純物の非選択的添加、即ちｐ型ＴＦＴとｎ型ＴＦＴに同量のｐ型不純物添加を同時に行なうのみでは、ｐ型ＴＦＴとｎ型ＴＦＴのしきい値電圧を同時に最適値に調整することはできない。
【００６９】図２（ｂ）に示すように、ゼロ電流（Ｖg ＝０Ｖ時のＩd ）の傾向は、ｎ型ＴＦＴとｐ型ＴＦＴとでは逆の傾向を示している。Ｂ添加濃度が増加すると、ｐ型ＴＦＴのゼロ電流（Ｉp0）が増加し、ｎ型のゼロ電流（Ｉn0）が減少する。例えば、ゼロ電流仕様値（ここで１×１０-10 Ａ）を満たすＢ添加濃度はｐ型ＴＦＴとｎ型ＴＦＴの場合、それぞれ６ｐｐｍと８ｐｐｍである。
【００７０】上述の事実より、ゼロ電流の制御について重要な結論が導かれる。即ち、ｐ型不純物の非選択的添加のみでは、ｐ型ＴＦＴとｎ型ＴＦＴの各ゼロ電流を同時に最適値に調整することはできない。
【００７１】本実施形態では、ｐ型不純物の非選択的添加に加えて以下に示す選択的添加を行なうことで、１回のｐ型不純物添加のみでは不可能なｐ型ＴＦＴとｎ型ＴＦＴのしきい値電圧及びゼロ電流の最適値化を実現する。
【００７２】図３に、本実施形態のＣＭＯＳ−ＴＦＴのチャネル領域における深さ方向のｐ型不純物の分布プロファイルを示す。
【００７３】先ず、非選択的添加をガス添加により行なう場合について説明する。１回目のｐ型不純物（Ｂ）添加、即ち非選択的添加をアモルファスシリコン膜形成の際のガス添加により行なう。このとき、図３（ａ）に示すように、濃度分布はチャネル深さ方向についてほぼフラット（均一）な分布となる。続いて、２回目のｐ型不純物（Ｂ）添加、即ち選択的添加を結晶化された多結晶シリコン膜のｎ型ＴＦＴの活性化領域のみに、ＤＣフィラメント型のイオン源を用いた非質量分離型イオンドーピング装置（以下、単にＤＣイオンドーピング装置と記す。）を使用して行なう。このとき、図３（ｂ）に示すように、ｎ型ＴＦＴの活性化領域で表面近傍にピークがある濃度分布となる。
【００７４】次に、非選択的添加をＤＣイオンドーピング装置を用いて行なう場合について説明する。１回目のｐ型不純物添加、即ち非選択的添加をＤＣイオンドーピング装置により行なう。このとき、図３（ｃ）に示すように、濃度分布はチャネル深さ方向についてほぼブロード（フラット近似））の分布となる。続いて、２回目のｐ型不純物添加、即ち選択的添加を結晶化された多結晶シリコン膜のｎ型ＴＦＴの活性化領域のみに、ＤＣイオンドーピング装置を使用して行なう。このとき、図３（ｄ）に示すように、ｎ型ＴＦＴの活性化領域で表面近傍にピークがある濃度分布となる。
【００７５】不純物添加や結晶化により、動作半導体層の上下界面近傍の不純物濃度が若干増減することもあるが、非選択的添加により全体的にみれば上述のようなフラット分布またはブロード分布となる。また、ＳＩＭＳ（Secondary Ion Mass Spectrometry ）法のような不純物濃度の分析法を用いた場合、元々界面近傍の不純物濃度が均一であっても、評価法自体の問題によって界面近傍にピークらしきものが出現することがあるため、複数の分析法で再確認する必要がある。
【００７６】続いて、上述の２回の不純物添加によりＣＭＯＳ−ＴＦＴのしきい値電圧及びゼロ電流を調整する手法について、図４を用いて説明する。
【００７７】先ず、ノンドープの動作半導体層を有するＣＭＯＳ−ＴＦＴのＩd −Ｖg 特性を図４（ａ）に示す。この場合、Ｉd −Ｖg 特性はｐ型ＴＦＴ及びｎ型ＴＦＴ共に負側にシフトしており、ｎ型ＴＦＴのゼロ電流（Ｉn0）が大きい。この状態では貫通電流及び消費電力が極めて大きくなり、ＣＭＯＳ−ＴＦＴは正常動作することはできない。
【００７８】１回目のｐ型不純物添加（非選択的添加）をｐ型ＴＦＴ及びｎ型ＴＦＴのチャネル領域に対して行なった場合のＩd −Ｖg 特性を図４（ｂ）に示す。この場合、Ｉd −Ｖg 特性はｐ型ＴＦＴ及びｎ型ＴＦＴ共に正側にシフトしており、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）及びゼロ電流（Ｉp0）が仕様値となる。ここで、ｐ型不純物の深さ分布はｐ型ＴＦＴ及びｎ型ＴＦＴ共にフラットまたはブロード形状となっている。しかしながら、まだこの状態ではｎ型ＴＦＴはしきい値電圧（Ｖthn ）が仕様値に達してはおらず、ゼロ電流（Ｉn0）も比較的大きい。この場合、ＣＭＯＳ−ＴＦＴはほぼ正常に動作可能であるが、貫通電流及び消費電力が大きく、動作性能を保証する製造マージンは殆どない状態である。
【００７９】そして、図４（ｂ）の状態に続いて２回目のｐ型不純物添加（選択的添加）をｎ型ＴＦＴのチャネル領域のみに対して行なった場合のＩd −Ｖg 特性を図４R>４（ｃ）に示す。このとき、Ｉd −Ｖg 特性は、図４（ｂ）の場合に比して、ｎ型ＴＦＴのみが正側にシフトしており、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）及びゼロ電流（Ｉn0）が仕様値となる。従ってこのとき、ｐ型ＴＦＴ及びｎ型ＴＦＴの双方のしきい値電圧（Ｖthp ，Ｖthn ）及びゼロ電流（Ｉp0，Ｉn0）が共に仕様値となる。ここで、ｐ型不純物の深さ分布は図３（ａ），図３（ｃ）のようにフラットまたはブロード形状とされており、ｎ型不純物の深さ分布は図３（ｂ），図３（ｄ）のように表面近傍にピークをもつ形状となる。この状態では、ＣＭＯＳ−ＴＦＴは極めて良好に正常に動作することは勿論のこと、貫通電流及び消費電力が極めて小さく、動作性能を保証する製造マージンは大きい。
【００８０】なお、ここではｐ型不純物添加の順序として、非選択的添加に次いで選択的添加を行なう場合について説明したが、プロセス上問題なければ順序を変えてもよい。また、非選択的添加の回数については特に制限はない。
【００８１】以上説明したように、第１の実施形態によれば、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、容易且つ確実に必要最低限の手間によりｐ型ＴＦＴ及びｎ型ＴＦＴの各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【００８２】（第２の実施形態）次に、本発明の第２の実施形態について図５〜図８を用いて説明する。ここでは、ＣＭＯＳ−ＴＦＴの具体的な製造方法について例示する。なお、第１の実施形態のＣＭＯＳ−ＴＦＴと同様の構成部材等については同符号を付して説明を省略する。図５及び図６は、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【００８３】先ず、図５（ａ）に示すように、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２をプラズマＣＶＤ法またはスパッタ法により膜厚２００ｎｍ〜３００ｎｍ程度に形成した後、プラズマＣＶＤ法によりアモルファスシリコン膜２１を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、しきい値電圧制御のための１回目のｐ型不純物添加として、原料ガスであるＳｉＨ4 に５〜６ｐｐｍ（ガス比）の微量のＢ2 Ｈ6 を添加（非選択的添加）することにより、アモルファスシリコン膜２１が弱ｐ型（ｐ--）の出発膜となる。このように、ｐ型不純物（Ｂ）添加が膜形成と同時に行なわれるため、Ｂ濃度分布は図３（ａ）のようにフラット形状となる。ｐ--アモルファスシリコン膜２１のＢ濃度の好適な範囲は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１〜１０ｐｐｍ（または１×１０18／ｃｍ3 以下；理想的には１×１０16〜１×１０17ｃｍ3 ）程度の極低濃度とすることが好ましい。
【００８４】続いて、図５（ｂ）に示すように、線状ビームのレーザ光を発するＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を用いて、室温及びＮ2 雰囲気中でｐ--アモルファスシリコン膜２１にレーザ光を３００〜４００ｍＪ／ｃｍ2 照射して結晶化させ、ｐ--多結晶シリコン膜２２とする。
【００８５】続いて、図５（ｃ）に示すように、ｐ--多結晶シリコン膜２２にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【００８６】次に、フォトリソグラフィーにより動作半導体層１１のみを覆うようにレジストマスク２３を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、原料ガスを３％のＢ2 Ｈ6 として加速電圧を１０〜３０ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢ（ボロン）のイオンドーピング（選択的添加）を施す。このとき、露出した動作半導体層１２のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときの動作半導体層１２のＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【００８７】なお本実施形態では、この選択的添加を図７R>７に示すようなＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置（ＤＣイオンドーピング装置）を用いて行なう。このＤＣイオンドーピング装置は、原料ガスの導入口１０５を有し、内部でプラズマが生成されるプラズマ室１０１と、生成されたプラズマ中のイオンを引き出し、加速し、減速する引き出し電極１０２ａ、加速電極１０２ｂ及び減速電極１０２ｃと、基板が設置されるチャンバー１０３と、原料ガスの排気口１０７とを備えて構成されている。プラズマ室１０１には、ＤＣフィラメント型イオン源１０４が配されており、ＤＣ電源１０６からの高電圧印加により原料ガスをプラズマ化する。このＤＣイオンドーピング装置を用いれば、従来のＲＦイオン源を有する非質量分離型イオンドーピング装置に比して低ドーズ量の範囲（５×１０10〜５×１０12／ｃｍ2 ）における制御性が大幅に向上することになる。
【００８８】ここで、ＤＣイオンドーピング装置による低ドーズ量ドーピングの実験例について述べる。この実験は、Ｂがガス添加されたアモルファスシリコン膜にＢをイオンドーピングし、低ドーズ量におけるしきい値電圧及びゼロ電流の制御精度について調べたものである。
【００８９】ｐ型不純物としてＢがＬＣエネルギー３００ｍＪ（大気圧、前処理なし）、ＬＡエネルギー２１０ｍＪ（大気圧）の条件で２ｐｐｍ添加された膜厚３５０Å程度のアモルファスシリコン膜（保護膜なし）に対して、ＤＣイオンドーピング装置を用いて加速電圧１０ｋｅＶでドーズ量を０〜１×１０13／ｃｍ2 までの所定値として直接イオンドーピングした。なお、ＣＭＯＳ−ＴＦＴのＬＤＤ領域を形成した際に、ｎ型ＬＤＤは加速電圧７０ｋｅＶでドーズ量１×１０14／ｃｍ2 、ｐ型ＬＤＤは加速電圧７０ｋｅＶでドーズ量１×１０15／ｃｍ2 の各条件で形成した。
【００９０】実験結果を図８に示す。ここで、図８（ａ）が移動度（ｃｍ2 ／Ｖｓ）を、図８（ｂ）がしきい値電圧（×１０- 7 Ｖ）、図８（ｃ）がオフ電流（Ａ）、図８（ｄ）がゼロ電流（Ａ）をそれぞれ示す。このように、極めて低いドーズ量でもしきい値電圧及びゼロ電流に変化が生じており、制御可能であることがわかった。具体例として、１×１０12／ｃｍ2 程度の極低ドーズ量でしきい値電圧に３Ｖ程度の変化が生じたことが確認できる。なお、ドーズ量の増加に伴う移動度の低下は、ＬＤＤのドーピング条件が一定であるためにＬＤＤ抵抗が増加したことに起因すると考えられる。
【００９１】続いて、Ｏ2 プラズマを用いた灰化処理等によりレジストマスク２３を除去した後、図５（ｄ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００ｎｍ〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。次いで、基板１にアニール処理を施し、動作半導体層１１，１２に添加したＢを活性化させるとともに、ゲート絶縁膜５の膜質を改善する。なお、上述のようにＢのドーピングにＤＣイオンドーピング装置を用いるため、動作半導体層１１，１２の活性化が容易となる。これは、Ｈ3 + 等の水素イオンが少ないことに起因すると考えられる。
【００９２】次に、プラズマＣＶＤ法によりゲート絶縁膜５上に多結晶シリコン膜を堆積した後、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、動作半導体層１１，１２上でそれぞれ帯状に延在するゲート電極６をパターン形成する。次いで、ＤＣイオンドーピング装置を用い、各ゲート電極６をマスクとして、動作半導体層１１にはゲート電極６の両側に高濃度のｐ型不純物（例えばＢ）を、動作半導体層１２にはゲート電極６の両側に高濃度のｎ型不純物（例えばＰ（リン））をそれぞれ選択的に（即ち、動作半導体層１１のドーピング時には動作半導体層１２をレジストマスクで覆い、動作半導体層１２のドーピング時には動作半導体層１１をレジストマスクで覆う。）イオンドーピングする。
【００９３】続いて、イオンドーピングで用いたレジストマスクを除去した後、基板１にエキシマレーザアニール処理を施すことにより、図６（ａ）に示すように、動作半導体層１１にはｐ型（ｐ+ ）のソース／ドレイン１３を、動作半導体層１２にはｎ型（ｎ+ ）のソース／ドレイン１４をそれぞれ形成し、ゲート電極６及びソース／ドレイン１３を有するｐ型ＴＦＴ３と、ゲート電極６及びソース／ドレイン１４を有するｎ型ＴＦＴ４とをそれぞれ形成する。
【００９４】しかる後、図６（ｂ）に示すように、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン１３，１４の各々の一部を露出させるコンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ-状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【００９５】以上説明したように、第２の実施形態によれば、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ３及びｎ型ＴＦＴ４の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【００９６】更に、しきい値電圧制御のｐ型不純物添加に低ドーズ量に対応可能なＤＣイオンドーピング装置を用いれば、特にｎ型ＴＦＴ４のＶthn を独立的且つ高精度をもって調整することができる。
【００９７】以下、第２の実施形態に係るＣＭＯＳ−ＴＦＴの製造方法のいくつかの変形例について説明する。なお、第２の実施形態で例示したＣＭＯＳ−ＴＦＴと同様の構成部材等については同符号を付して説明を省略する。
【００９８】−変形例１−先ず、変形例１について説明する。この変形例１では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、その工程が若干異なる点で相違する。図９は、変形例１のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【００９９】先ず、図９（ａ）に示すように、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２をプラズマＣＶＤ法またはスパッタ法により膜厚２００ｎｍ〜３００ｎｍ程度に形成した後、プラズマＣＶＤ法によりアモルファスシリコン膜３１を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、不純物は無添加であるため、ノンドープのアモルファスシリコン膜３１が出発膜となる。
【０１００】続いて、図９（ｂ）に示すように、線状ビームのレーザ光を発するＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を用いて、室温・Ｎ2 雰囲気中でアモルファスシリコン膜３１にレーザ光を３００〜４００ｍＪ／ｃｍ2 照射して結晶化させ、ノンドープの多結晶シリコン膜３２とする。
【０１０１】続いて、図９（ｃ）に示すように、多結晶シリコン膜３２を覆うようにシリコン酸化膜を形成して保護膜３３とする。次いで、しきい値電圧制御のための１回目のｐ型不純物添加として、ＤＣイオンドーピング装置を用いて原料ガスを３％のＢ2 Ｈ6 として保護膜３３の膜厚に応じて加速電圧３０〜８０ｋｅＶで調整し、多結晶シリコン膜３２にＢのイオンドーピング（非選択的添加）を施す。このとき、露出した保護膜３３を介してノンドープの多結晶シリコン膜３２にＢが添加され、弱ｐ型（ｐ--）の多結晶シリコン膜３４となる。このように、ｐ型不純物（Ｂ）がドーピングされるため、Ｂ濃度分布は図３（ｃ）のようにブロード形状となる。ここで、多結晶シリコン膜３２中のＢ濃度は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１×１０18／ｃｍ3 以下、理想的には１×１０16〜１×１０17ｃｍ3 （またはドーズ量で１×１０11〜１×１０13／ｃｍ2 ）とすることが好適である。なお、保護膜３３の形成が不要である場合もある。
【０１０２】続いて、図９（ｄ）に示すように、しきい値電圧制御のための２回目のｐ型不純物添加として、フォトリソグラフィーにより多結晶シリコン膜３４のｐ型ＴＦＴ領域３５のみを覆うようにレジストマスク３７を形成し、ＤＣイオンドーピング装置を用いて第２の実施形態と同じドーズ量条件で原料ガスを３％のＢ2 Ｈ6として加速電圧１０〜３０ｋｅＶでＢのイオンドーピング（選択的添加）を施す。このとき、多結晶シリコン膜３４の露出したｎ型ＴＦＴ領域３６のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのｎ型ＴＦＴ領域３６のＢ濃度分布は図３（ｄ）のように表面近傍にピークをもつ形状となる。
【０１０３】次いで、Ｏ2 プラズマを用いた灰化処理等によりレジストマスク３７を除去した後、基板１にアニール処理を施し、多結晶シリコン膜３４に添加したＢを活性化させる。
【０１０４】続いて、ｐ型ＴＦＴ領域３５及びｎ型ＴＦＴ領域３６とされた多結晶シリコン膜３４にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【０１０５】次いで、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００ｎｍ〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。
【０１０６】続いて、第２の実施形態の図６（ａ）と同様に、低圧ＣＶＤ法によりゲート絶縁膜５上に多結晶シリコン膜を堆積した後、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、動作半導体層１１，１２上でそれぞれ帯状に延在するゲート電極６をパターン形成する。次いで、ＤＣイオンドーピング装置を用い、各ゲート電極６をマスクとして、動作半導体層１１にはゲート電極６の両側に高濃度のｐ型不純物（例えばＢ）を、動作半導体層１２にはゲート電極６の両側に高濃度のｎ型不純物（例えばＰ）をそれぞれ選択的にドーピングする。そして、基板１にアニール処理を施すことにより、動作半導体層１１にはｐ型（ｐ+ ）のソース／ドレイン１３を、動作半導体層１２にはｎ型（ｎ+ ）のソース／ドレイン１４をそれぞれ形成し、ゲート電極６及びソース／ドレイン１３を有するｐ型ＴＦＴ３と、ゲート電極６及びソース／ドレイン１４を有するｎ型ＴＦＴ４をそれぞれ形成する。
【０１０７】しかる後、図６（ｂ）と同様に、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン１３，１４の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１０８】この変形例１によれば、第２の実施形態の製造方法が奏する諸効果に加え、図９（ｄ）の工程において、レジストマスク３７を除去した直後では未だ動作半導体層１１，１２のような島状パターンが存在しないため、基板シュリンゲージの影響を受けずに比較的高い温度でアニール処理（ｐ型不純物の熱活性化）を行なうことができる。
【０１０９】また、選択的添加のみならず非選択的添加もＤＣイオンドーピング装置を用いて行なうので、更なる工程の簡略化を図ることができる。
【０１１０】−変形例２−次に、変形例２について説明する。この変形例２では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、その工程が若干異なる点で相違する。図１０は、変形例２のＣＭＯＳ−ＴＦＴの製造方法の主要工程を示す概略断面図である。
【０１１１】先ず、第２の実施形態の図５（ａ），図５（ｂ）と同様に、しきい値電圧制御のための１回目の不純物添加として、アモルファスシリコン膜２１の形成と共にｐ型不純物（Ｂ）の非選択的添加を行なった後、レーザ光照射によりｐ--多結晶シリコン膜２２を形成する。
【０１１２】次いで、ｐ--多結晶シリコン膜２２にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【０１１３】続いて、図１０（ａ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。
【０１１４】次に、フォトリソグラフィーにより動作半導体層１１のみを覆うようにレジストマスク２３を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、原料ガスを３％のＢ2 Ｈ6 として加速電圧１０〜３０ｋｅＶでＢのイオンドーピング（選択的添加）を施す。この場合、汚染防止や加速電圧の設定及び熱活性化時の基板シュリンゲージ等に注意する必要がある。
【０１１５】しかる後、レジストマスク２３を除去し、第２の実施形態の図６（ａ），図６（ｂ）と同様に、ゲート絶縁膜５上にゲート電極６をパターン形成し、ソース／ドレイン１３，１４をそれぞれ形成し、層間絶縁膜７やコンタクト孔８、金属配線膜９等を形成して、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を備えたＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１１６】なお、図１０（ｂ）に示すように、ゲート絶縁膜５を形成し、ゲート電極６をパターン形成した後、動作半導体層１１のみを覆うようにレジストマスク２３を形成し、ゲート電極６を通過して動作半導体層１２内でドーパントが止まるような加速電圧でイオンドーピング（選択的添加）を施すようにしてもよい。この場合、加速電圧が高く設定されるため、マスク材料及びその除去方法を工夫する必要がある。また、ＢＨ+ イオン種を利用することにより、比較的低い加速電圧でイオンダメージを小さく抑えることができる。
【０１１７】この変形例２によれば、第２の実施形態と同様に、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ３及びｎ型ＴＦＴ４の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【０１１８】−変形例３−次に、変形例３について説明する。この変形例３では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、ＣＭＯＳ−ＴＦＴがＬＤＤ構造を有する点で相違する。図１１及び図１２は、変形例３のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１１９】初めに、第２の実施形態の図５（ａ）〜図５R>５（ｃ）と同様に、ｐ型不純物（Ｂ）の非選択的添加及び選択的添加を行なってしきい値電圧制御し、ｐ--の動作半導体層１１とｐ- の動作半導体層１２を形成する（図１１（ａ））。
【０１２０】続いて、図１１（ｂ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法によりゲート絶縁膜となるシリコン酸化膜４１を膜厚１２０ｎｍ程度に形成した後、シリコン酸化膜４１を覆うようにスパッタ法によりアルミニウム合金膜４２を膜厚３００ｎｍ程度に形成する。
【０１２１】続いて、図１１（ｃ）に示すように、フォトリソグラフィーによりアルミニウム合金膜４２上にレジストマスク４３を形成し、このレジストマスク４３を用いてドライエッチングによりアルミニウム合金膜４２をパターニングし、シリコン酸化膜４１を介した動作半導体層１１，１２上でそれぞれアルミニウム合金膜４２を帯状に残す。次いで、所定の薬液、ここではリン酸系のエッチング溶液を用いてアルミニウム合金膜４２にウェットエッチング（サイドエッチング）を施してレジストマスク４３の縁から０．５〜１．０μｍ程度細らせ、ゲート電極５０を形成する。
【０１２２】続いて、レジストマスク４３をエッチングマスクとしてシリコン酸化膜４１にドライエッチング（ＲＩＥ：Reactive Ion Etching）を施してパターニングする。このとき、図１１（ｄ）（レジストマスク４３を除去した後を示す。）に示すように、ゲート電極５０、シリコン酸化膜４１、動作半導体層１１，１２がこの順に幅狭となる階段形状に形成されることになる。
【０１２３】続いて、レジストマスク４３を除去した後、図１１（ｅ）に示すように、更なるしきい値電圧制御のためにｎ型ＴＦＴの構成要素となる動作半導体層１２のチャネル領域にｐ型不純物の選択的添加し、引き続いてＬＤＤ構造のソース／ドレインを形成する。
【０１２４】具体的には、先ず、動作半導体層１１側を覆うレジストマスク４４を形成し、動作半導体層１２側のみにしきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）を行なう。ここで、ドーパントがゲート電極５０及びシリコン酸化膜４１を通過して動作半導体層１２のチャネル領域１２ａで止まる条件、例えば加速電圧を１００ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢのイオンドーピングを施す。この場合、ゲート電極５０（アルミニウム合金膜４２）を薄く（例えば２００ｎｍ程度に）形成し、加速電圧を７０ｋｅＶ程度に下げるようにしてもよい。このとき、露出した動作半導体層１２のチャネル領域１２ａのみにＢが添加され、この部分がｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのチャネル領域１２ａのＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１２５】次に、ドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を１×１０14／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングして、シリコン酸化膜４１の直下に位置する動作半導体層１２の部分（チャネル領域１２ａ（ｐ- ）に隣接する部分）にｎ- 領域（ＬＤＤ領域）１２ｂを形成する。
【０１２６】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を８×１０15／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングして、動作半導体層１２の両側（ｎ- 領域１２ｂの外側）にｎ+ 領域１２ｃを形成する。
【０１２７】続いて、レジストマスク４４を除去した後、図１２（ａ）に示すように、今度は動作半導体層１２側を覆うレジストマスク４５を形成し、ドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１１内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を５×１０14／ｃｍ2 程度として、動作半導体層１１側にｐ型不純物（例えばＢ）をイオンドーピングし、露出したシリコン酸化膜４１の直下に位置する動作半導体層１１の部分（チャネル領域１１ａ（ｐ--）に隣接する部分）にｐ- 領域（ＬＤＤ領域）１１ｂを形成する。
【０１２８】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１１内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を１×１０15／ｃｍ2 程度として、露出した動作半導体層１１側にｐ型不純物（例えばＢ）をイオンドーピングして、動作半導体層１１の両側（ｐ- 領域１１ｂの外側）にｐ+ 領域１１ｃを形成する。
【０１２９】続いて、レジストマスク４５を除去した後、図１２（ｂ）に示すように、基板１にエキシマレーザアニール処理を施して、チャネル領域１１ａ，１２ａのｐ型不純物を活性化させるとともに、ｐ- 領域１１ｂ及びｐ+ 領域１１ｃを活性化させてＬＤＤ層４６を有するソース／ドレイン４７を形成し、ｎ- 領域１２ｂ及びｎ+ 領域１２ｃを活性化させてＬＤＤ層４８を有するソース／ドレイン４９を形成する。このとき、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２が形成される。
【０１３０】しかる後、図１２（ｃ）に示すように、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン４７，４９の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン４７，４９と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＬＤＤ構造を有するＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ５１のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ５２のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１３１】この変形例３によれば、第２の実施形態の製造方法が奏する諸効果に加え、ＣＭＯＳ−ＴＦＴがＬＤＤ層４６，４８を有するため、リーク電流の低減化及び特性安定化に寄与する。しかも、しきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）時と、ＬＤＤ構造のソース／ドレインを形成するための不純物添加時とをレジストマスクの形成／剥離を行なうことなく、両工程を連続して行なうので、最小限の工程数でしきい値電圧制御を行いつつもＬＤＤ構造の精緻なＣＭＯＳ−ＴＦＴを製造することが可能となる。
【０１３２】−変形例４−次に、変形例４について説明する。この変形例３では、変形例３と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、工程が若干異なる点で相違する。図１３は、変形例４のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１３３】初めに、第２の実施形態の図５（ａ）〜図５R>５（ｃ）と同様に、ｐ型不純物（Ｂ）の非選択的添加及び選択的添加を行なってしきい値電圧制御し、ｐ--の動作半導体層１１とｐ- の動作半導体層１２を形成する（図１１（ａ））。
【０１３４】続いて、変形例３の図１１（ｂ）〜図１１（ｄ）と同様に、フォトリソグラフィーやドライエッチング、ウェットエッチング等の手法を用いて、ゲート電極５０、シリコン酸化膜（ゲート絶縁膜）４１、動作半導体層１１，１２をこの順に幅狭となる階段形状に形成する。
【０１３５】続いて、図１３（ａ）に示すように、動作半導体層１１，１２の全面にｐ型不純物をイオンドーピングする。具体的には、先ずドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１１，１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を５×１０14／ｃｍ2 程度として、露出したシリコン酸化膜４１を介して動作半導体層１１，１２にｐ型不純物（例えばＢ）をイオンドーピングする。このとき、露出したシリコン酸化膜４１の直下に位置する部位の動作半導体層１１の部分にｐ- 領域（ＬＤＤ領域）１１ｂが形成される。なお、露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分にもｐ- 領域が形成される。
【０１３６】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１１，１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を１×１０15／ｃｍ2 程度として、露出した動作半導体層１１，１２にｐ型不純物（例えばＢ）をイオンドーピングする。このとき、動作半導体層１１の両側（ｐ- 領域１１ｂの外側）にｐ+ 領域１１ｃが形成される。なお露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分にもｐ+ 領域が形成される。
【０１３７】続いて、図１３（ｂ）に示すように、更なるしきい値電圧制御のためにｎ型ＴＦＴの構成要素となる動作半導体層１２のチャネル領域にｐ型不純物の選択的添加した後、引き続いてＬＤＤ構造のソース／ドレインを形成する。
【０１３８】具体的には、先ず、動作半導体層１１側を覆うレジストマスク５３を形成し、動作半導体層１２側のみにしきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）を行なう。ここで、ドーパントがゲート電極５０及びシリコン酸化膜４１を通過して動作半導体層１２のチャネル領域１２ａで止まる条件、例えば加速電圧を１００ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢのイオンドーピングを施す。この場合、ゲート電極５０を薄く（例えば２００ｎｍ程度に）形成し、加速電圧を７０ｋｅＶ程度に下げるようにしてもよい。このとき、露出した動作半導体層１２のチャネル領域１２ａのみにＢが添加され、この部分がｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのチャネル領域１２ａのＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１３９】次に、ドーパントがシリコン酸化膜４１を通過して直下に位置する動作半導体層１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧で、ｐ- 領域１１ｂ形成時よりも高濃度となるドーズ量、例えば１×１０14／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングする。このとき、露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分には、ｐ- 領域に替わってｎ- 領域（ＬＤＤ領域）１２ｂが形成される。
【０１４０】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧で、ｐ+ 領域１１ｃ形成時よりも高濃度となるドーズ量、例えば８×１０15／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングする。このとき、動作半導体層１２の両側（ｎ- 領域１２ｂの外側）には、ｐ+ 領域に替わってｎ+ 領域１２ｃが形成される。
【０１４１】しかる後、レジストマスク５３を除去した後、図１３（ｃ）に示すように、基板１にエキシマレーザアニール処理を施して、チャネル領域１１ａ，１２ａのｐ型不純物を活性化させるとともに、ｐ- 領域１１ｂ及びｐ+ 領域１１ｃを活性化させてＬＤＤ層４６を有するソース／ドレイン４７を形成し、ｎ- 領域１２ｂ及びｎ+ 領域１２ｃを活性化させてＬＤＤ層４８を有するソース／ドレイン４９を形成する。また、前記アニール処理によりシリコン酸化膜４１の膜質を改善化されてゲート絶縁膜とされる。このとき、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２が形成される。
【０１４２】しかる後、図１３（ｄ）に示すように、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン４７，４９の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン４７，４９と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＬＤＤ構造を有するＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ５１のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ５２のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１４３】この変形例４によれば、第２の実施形態の製造方法が奏する諸効果に加え、ＣＭＯＳ−ＴＦＴがＬＤＤ層４６，４８を有するため、リーク電流の低減化及び特性安定化に寄与する。しかも、しきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）時と、ＬＤＤ構造のソース／ドレインを形成するための不純物添加時とをレジストマスクの形成／剥離を行なうことなく、両工程を連続して行なうので、最小限の工程数でしきい値電圧制御を行いつつもＬＤＤ構造の精緻なＣＭＯＳ−ＴＦＴを製造することが可能となる。
【０１４４】−変形例５−次に、変形例５について説明する。この変形例５では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、ＣＭＯＳ−ＴＦＴがいわゆるボトムゲート型のものである点で相違する。図１４及び図１５は、変形例５のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１４５】先ず、図１４（ａ）に示すように、基板１上に、Ｃｒ，Ｔａ，Ｍｏ，Ａｌ等の金属膜またはその合金膜をスパッタ法により成膜し、フォトリソグラフィー及びそれに続くドライエッチングを施して、ｐ型及びｎ型ＴＦＴ側の領域にそれぞれ帯状のゲート電極６１をパターン形成する。
【０１４６】続いて、図１４（ｂ）に示すように、ゲート電極６１を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚３００ｎｍ〜４００ｎｍ程度、好ましくは３００ｎｍ〜３５０ｎｍ程度となるように、単層のシリコン酸化膜（ＳｉＯ2）、又は単層のシリコン窒化膜（ＳｉＮX ）、又は多層のシリコン酸化膜（ＳｉＯX ）、又は多層の絶縁膜ＳｉＮX （上層）／ＳｉＯ2 （下層）を堆積し、ゲート絶縁膜６２を形成する。次いで、プラズマＣＶＤ法によりアモルファスシリコン膜６３を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、しきい値電圧制御のための１回目のｐ型不純物添加として、原料ガスであるＳｉＨ4 に５〜６ｐｐｍ（ガス比）の微量のＢ2 Ｈ6 を添加（非選択的添加）することにより、アモルファスシリコン膜６３は弱ｐ型（ｐ--）の出発膜となる。このように、ｐ型不純物（Ｂ）添加が膜形成と同時に行なわれるため、Ｂ濃度分布は図３（ａ）のようにフラット形状となる。ｐ--アモルファスシリコン膜６３のＢ濃度の好適な範囲は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１ｐｐｍ〜１０ｐｐｍ（または１×１０18／ｃｍ3 以下；理想的には１×１０16〜１×１０17ｃｍ3 ）となる。
【０１４７】次いで、プラズマＣＶＤ法または低圧ＣＶＤ法によりｐ--アモルファスシリコン膜６３上にシリコン酸化膜を堆積し、このシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ｐ型及びｎ型ＴＦＴ側の領域の各ゲート電極６１の上層に位置する部位のみにシリコン酸化膜を残して、保護膜６４を膜厚５０ｎｍ〜１００ｎｍ程度に形成する。なお、この保護膜６４は場合によっては不要なこともある。
【０１４８】続いて、図１４（ｃ）に示すように、ｐ--アモルファスシリコン膜６３にエキシマレーザアニール処理を施して結晶化させてｐ--多結晶シリコン膜とした後、このｐ--多結晶シリコン膜をｐ型及びｎ型ＴＦＴ側の領域でそれぞれ島状にパターニングし、動作半導体層６５，６６を形成する。そして、動作半導体層６６のみを露出させるようにレジストマスク６７を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、ＤＣイオンドーピング装置を用い原料ガスを１％〜３％のＢ2 Ｈ6 としてＢのイオンドーピング（選択的添加）を施す。このとき、ドーパントを保護膜６４を通過して動作半導体層６６内に止める必要があるため、加速電圧を３０〜６０ｋｅＶ程度に調整する。このとき、露出した動作半導体層６６のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときの動作半導体層６６のＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１４９】次いで、図１４（ｄ）に示すように、今度は保護膜６４を通過しない程度の加速電圧、例えば５〜２０ｋｅＶ程度、好ましくは１０ｋｅＶ程度で動作半導体層６６の露出した部位（即ち、保護膜６４の両側の部位）に高濃度のｎ型不純物（例えばＰ）をドーピングする。
【０１５０】続いて、レジストマスク６７を除去した後、図１５（ａ）に示すように、今度は動作半導体層６５のみを露出させるようにレジストマスク６８を形成する。そして、保護膜６４を通過しない程度の加速電圧、例えば５〜２０ｋｅＶ程度、好ましくは１０ｋｅＶ程度で動作半導体層６５の露出した部位（即ち、保護膜６４の両側の部位）に高濃度のｐ型不純物（例えばＢ）をドーピングする。
【０１５１】そして、レジストマスク６８を除去した後、基板１にエキシマレーザアニール処理を施すことにより、チャネル領域６５ａ，６６ａのｐ型不純物を活性化するとともに、動作半導体層６５にはｐ型（ｐ+ ）のソース／ドレイン７３を、動作半導体層６６にはｎ型（ｎ+ ）のソース／ドレイン７４をそれぞれ活性化により形成して、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を完成させる。
【０１５２】しかる後、図１５（ｂ）に示すように、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン７３，７４の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン７３，７４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を備えたＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ７１のチャネル領域６５ａがｐ--状態とされ、ｎ型ＴＦＴ７２のチャネル領域６６ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１５３】この変形例５によれば、第２の実施形態と同様に、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【０１５４】（第３の実施形態）次に、本発明の第３の実施形態について図１６〜図２６を用いて説明する。第３の実施形態は、本発明をＣＭＯＳ−ＴＦＴを含む周辺回路と一体化された液晶表示装置に適用したものである。
【０１５５】図１６は、第３の実施形態に係るＳＶＧＡ型の周辺回路一体化の低温多結晶シリコン膜を用いた液晶表示装置２０１（以下、単に液晶表示装置２０１と記す。）の全体構成を示す平面図である。
【０１５６】図１６に示すように液晶表示装置２０１は、ＴＦＴ基板２０２上に形成された、表示部２０３、信号側駆動回路２０４、ゲート側駆動回路２０５、コモン電極２０６、引出し端子部２０７を有して構成されている。
【０１５７】図１７は、液晶表示装置２０１の表示部２０３、信号側駆動回路２０４、ゲート側駆動回路２０５を更に詳細に示す平面図である。表示部２０３の画素フォーマットは８００×ＲＧＢ×６００からなる。表示データ分割数は８分割（ＲＧＢ毎）、ビデオ信号線２６０の本数は２４本（８本×ＲＧＢ）、信号側駆動回路２０４のシフトレジスタは１００段で動作周波数ｆ＝６．８８ＭＨｚ、ゲート側駆動回路２０５のシフトレジスタは１５０段で動作周波数ｆ＝４０ｋＨｚである。ここで、信号側駆動回路２０４の出力であるアナログスイッチ制御信号２６１はアナログスイッチ２２０へ接続され、各ビデオ信号線２６０と表示部２０３の列方向に延在する信号線２２３との接続状態が制御される。また、ゲート側駆動回路２０５の出力は表示部２０３の行方向に延在する走査線２２２へ接続されている。
【０１５８】以下、図１７に示す液晶表示装置２０１の各主要構成について説明する。
【０１５９】先ず、ゲート側駆動回路２０５の構成について述べる。図１８は、図１７に示す液晶表示装置２０１のゲート側駆動回路２０５を示す概略回路図である。ゲート側駆動回路２０５は低電圧部分と高電圧部分の主に２つの領域に分類される。
【０１６０】図１８において、レベル変換回路２１１を境に低電圧部２０９と高電圧部２１０が形成されている。低電圧部２０９は５Ｖで動作するＣＭＯＳ回路であり、高電圧部２１０は１６Ｖで動作するＣＭＯＳ回路であってその出力は表示部２０３内の各画素セル２１５に接続されている。即ち、表示部２０３は１６Ｖで駆動する高電圧部に属する。ここで、低電圧部２０９の駆動電圧は、レベル変換回路２１１によって１６Ｖまで昇圧され高電圧部２１０へと導かれる。
【０１６１】低電圧部２０９は、双方向スイッチ２１２、シフトレジスタ２１３、マルチプレクサ２１４を有して構成されている。図１８に示すように、双方向スイッチ２１２、シフトレジスタ２１３はｎ型ＴＦＴ及びｐ型ＴＦＴからなる複数のＣＭＯＳ−ＴＦＴ２５０、ｎ型ＴＦＴ２５１及びｐ型ＴＦＴ２５２を含むＣＭＯＳ回路から構成されており、マルチプレクサ２１４もＣＭＯＳ回路から構成されている。
【０１６２】高電圧部２１０は、ＣＭＯＳ−ＴＦＴ２５３が３段接続されたバッファ部２１６を有しており、レベル変換回路２１１からの信号はバッファ部２１６によって負荷駆動力を高められた状態で表示部２０３内の各画素セル２１５へ接続される。このような複数段のＣＭＯＳ型バッファの場合、偶数段と奇数段の動作が異なるため、貫通電流を支配するＴＦＴが異なることになる。
【０１６３】図１９は、バッファ部２１６を構成するＣＭＯＳ−ＴＦＴ２５３の機能を説明する図である。ここで図１９（ａ）は１段目のＣＭＯＳ−ＴＦＴ２５３を示している。入力端子（ＩＮ）へ信号Ｈが入力されるとＣＭＯＳ−ＴＦＴ２５３のｐ型ＴＦＴがオフし、ｎ型ＴＦＴがオンするため、出力端子（ＯＵＴ）がＧＮＤと接続されて信号Ｌが出力される。この際、貫通電流として、オフしているｐ型ＴＦＴに微量のゼロ電流Ｉp0が流れる。
【０１６４】図１９（ｂ）は、２段目のＣＭＯＳ−ＴＦＴ２５３を示している。入力端子（ＩＮ）へ信号Ｌが入力されるとＣＭＯＳ−ＴＦＴ２５３のｐ型ＴＦＴがオンし、ｎ型ＴＦＴがオフするため、出力端子（ＯＵＴ）にＶddが印加されて信号Ｈが出力される。この際、貫通電流として、オフしているｎ型ＴＦＴに微量のゼロ電流Ｉn0が流れる。ここで、後述するしきい値電圧制御法により、ゼロ電流Ｉp0，Ｉn0を仕様値に設定することができる。
【０１６５】次に、信号側駆動回路２０４の構成について説明する。図２０は、図１７に示す液晶表示装置２０１の信号側駆動回路２０４を示す概略回路図である。
【０１６６】信号側駆動回路２０４は、図２１に示すシフトレジスタ２１７、バッファ部２１８及び図１７に示すアナログスイッチ２２０から構成されている。先ず、図２０を参照しながらシフトレジスタ２１７の構成について述べる。
【０１６７】図２０に示すように、シフトレジスタ２１７は横方向に１００段配置された各フリップフロップ（Ｄ−ＦＦ）２１９からなる。それぞれのフリップフロップ２１９には入力端子Ｄ、出力端子Ｑが設けられており、また、クロックＣＫ，／ＣＫが入力される。２段目以降の入力端子Ｄには隣接するフリップフロップ２１９の出力端子Ｑが接続される。
【０１６８】各フリップフロップ２１９の出力端子Ｑからの出力は、バッファ部２１８へ入力される。バッファ部２１８は、ゲート側駆動回路２０５のバッファ部２１６と同様に、ＣＭＯＳ−ＴＦＴ２５４が多段に接続されて構成されている。
【０１６９】バッファ部２１８の最終段のから２段目のＣＭＯＳ−ＴＦＴ２５４への入力は、並列してＣＭＯＳ−ＴＦＴ２３５の入力へ接続されており、バッファ部２１８からの出力は２つに分岐されている。２つに分けられたバッファ部２１８の出力は、図１７に示すアナログスイッチ２２０のトランスファーゲート２４０のそれぞれに接続される。
【０１７０】図２１（ａ）は、シフトレジスタ２１７を構成する１つのフリップフロップ２１９の回路構成を示している。フリップフロップ２１９はＣＭＯＳ−ＴＦＴ２５５、ｎ型ＴＦＴ２５６及びｐ型ＴＦＴ２５７を有して構成されており、入力Ｄに応じた出力ＱがクロックＣＫ，／ＣＫに同期して出力される。すなわち、図２０において、１段目のフリップフロップ２１９への入力ＳＰは、クロックＣＫ，／ＣＫのタイミングで順次２段目、３段目のフリップフロップ２１９へシフトされる。
【０１７１】図２１（ｂ）は、バッファ部２１８の回路構成を示している。バッファ部２１８は５段のＣＭＯＳ−ＴＦＴ２５８から構成されており、フリップフロップ２１９からの信号をバッファ部２１６と同様に遅延させ、負荷駆動力を高める役割を果たす。なお、図２１（ｂ）においては、前述したＣＭＯＳ−ＴＦＴ２３５の図示を省略している。
【０１７２】図２２は、バッファ部２１８の出力が接続されるアナログスイッチ２２０の構成を示している。アナログスイッチ２２０は、ｎ型ＴＦＴ２４４とｐ型ＴＦＴ２４３から構成されるトランスファゲート構造のスイッチ回路である。バッファ部２１８から２つに分岐された出力は、トランスファゲート２４０のそれぞれに接続される。なお、図２２において端子２３６には図１７に示すビデオ信号線２６０のそれぞれが接続され、端子２３７には画素セル２１５へ接続される信号線２２３が接続される。バッファ部２１８からの出力がトランスファゲート２４０へ伝達されると、アナログスイッチ２２０がオンしてビデオ信号線２６０の出力が信号線２２３へと伝えられる。
【０１７３】次に、上述した信号側駆動回路２０４とゲート側駆動回路２０５からの出力が接続される各画素セル２１５の構成について説明する。図１７に示すように、各画素セル２１５は、液晶セル２４１、２つの画素ＴＦＴ２２１及び液晶セル２４１と並列に接続されたキャパシタ２４２から構成されている。ここで、画素ＴＦＴ２２１のそれぞれはｎ型ＴＦＴから構成されており、このｎ型ＴＦＴのゲート電極にはゲート側駆動回路２０５からの同一の走査線２２２が接続され、１６Ｖの高電圧が印加される。また、一方の画素ＴＦＴ２２１のドレインには、信号側駆動回路２０４からの信号線２２３が接続されている。
【０１７４】ゲート側駆動回路２０５のバッファ部２１６を介して走査線２２２に信号を伝達し、信号駆動回路２０４からの信号によりアナログスイッチ２２０がオン状態にされると、ビデオ信号線２６０からの信号が画素ＴＦＴ２２１を介して液晶セル２４１へ伝達される。これにより、表示部２０３全体として画像等の表示が行われる。
【０１７５】以上説明したように、液晶表示装置２０１は、表示部２０３には１６Ｖの高電圧が印加される２つのｎ型ＴＦＴから構成された画素ＴＦＴ２２１が、ゲート側駆動回路２０５には５Ｖの低電圧が印加されるＣＭＯＳ−ＴＦＴを有する低電圧部２０９及び１６Ｖの高電圧が印加されるＣＭＯＳ−ＴＦＴを有する高電圧部２１０がそれぞれ形成されており、信号側駆動回路２０４にも動作電圧の異なるＣＭＯＳ−ＴＦＴが設けられて構成されている。即ち、液晶表示装置２０１の各ＣＭＯＳ−ＴＦＴ及び画素ＴＦＴ２２１は、動作電圧に応じた各素子群（低電圧素子群及び高電圧素子群）に分類される。この場合、各ＣＭＯＳ−ＴＦＴは動作電圧値に応じて最適なしきい値電圧値（仕様値）が素子群毎に異なるため、各々のＣＭＯＳ−ＴＦＴ（及び画素ＴＦＴ２２１）のしきい値電圧を仕様値に調整するのは極めて困難である。
【０１７６】そこで本実施形態では、このように素子群毎にしきい値電圧の仕様値が異なる液晶表示装置に、以下に示すように本発明の特徴であるしきい値電圧制御法を適用する。なお以下の説明において、非選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｐ型領域及びｎ型領域の全体に極低濃度のｐ型不純物を添加することを示し、選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｎ型領域のみに低濃度のｐ型不純物を添加することを示す。
【０１７７】図２３及び図２４は、ｐ型不純物添加に伴って変化するＩd −Ｖg 曲線の様子を示す特性図である。先ず、低電圧素子群及び高電圧素子群を構成する各ＣＭＯＳ−ＴＦＴ（低圧動作ＣＭＯＳ−ＴＦＴ及び高圧動作ＣＭＯＳ−ＴＦＴ）、画素ＴＦＴ２２１の形成領域に、第２の実施形態の場合と同様にアモルファスシリコン膜の形成時に同時にｐ型不純物（Ｂ）のガス添加（Ｂ2 Ｈ6 ：５ｐｐｍ）を行なう。この状態におけるＩd −Ｖg 曲線は、低電圧素子群または高電圧素子群を問わず図２３（ａ）に示すように、高圧動作ＣＭＯＳ−ＴＦＴのｐ型ＴＦＴのしきい値電圧（Ｖthp）は仕様値に調整されるものの、ｎ型ＴＦＴのＩd −Ｖg 曲線が未だ負方向にシフトした状態にあり、しきい値電圧（Ｖthn ）は仕様値外である。
【０１７８】続いて、低圧動作ＣＭＯＳ−ＴＦＴの形成領域のみにｐ型不純物（Ｂ）の非選択的添加を行なう。ここでは、ＤＣイオンドーピング装置を用い、ドーズ量を１〜５×１０12／ｃｍ2 程度とする。この状態における低圧動作ＣＭＯＳ−ＴＦＴのＩd −Ｖg 曲線は、図２３（ｂ）に示すように、ｐ型ＴＦＴ及びｎ型ＴＦＴが共に正方向にシフトして、しきい値電圧（Ｖthp ，Ｖthn ）が双方共に仕様値に調整される。なおこの場合、低圧動作ＣＭＯＳ−ＴＦＴのｐ型ＴＦＴ及びｎ型ＴＦＴは、高動作速度を実現する必要性から、高圧動作ＣＭＯＳ−ＴＦＴに比して高いゼロ電流（Ｉp0，Ｉn0：Ｉp0≒Ｉn0（理想的にはＩp0＝Ｉn0））で仕様値に達する。
【０１７９】続いて、高圧動作ＣＭＯＳ−ＴＦＴのｎ型ＴＦＴの形成領域及び画素ＴＦＴ２２１の形成領域のみにｐ型不純物（Ｂ）の選択的添加を行なう。ここでは、ＤＣイオンドーピング装置を用い、ドーズ量を１〜５×１０12／ｃｍ2 程度とする。この状態における高圧動作ＣＭＯＳ−ＴＦＴのＩd −Ｖg 曲線は、図２４（ａ）に示すように、図２３（ａ）の状態からｎ型ＴＦＴのみが正方向にシフトして、しきい値電圧（Ｖthn ）が仕様値となる。それと共に、画素ＴＦＴ２２１のＩd−Ｖg 曲線もまた、図２４（ｂ）に示すように正方向にシフトして、しきい値電圧（Ｖthn ）が仕様値となる。
【０１８０】このように、第３の実施形態によれば、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳ−ＴＦＴ（及び一対のｎ型ＴＦＴ等）が必要な液晶表示装置において、非選択的添加及び選択的添加を所定回数ずつ組み合わせて、各素子群を含む全体から非選択的添加を行ない、順次に高動作電圧のＣＭＯＳ−ＴＦＴを有する素子群に対して非選択的添加及び選択的添加を施す。これにより、各素子群毎に個別にしきい値電圧制御を行なう場合のようなフォトリソグラフィーの煩雑な工程を不要とし、しかも各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴの各しきい値電圧を設定する。即ち、必要最低限の添加回数（及び手間）のみで、各素子群毎にＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧をそれぞれ独立に仕様値に調整することができる。
【０１８１】なお、非選択的添加及び／又は選択的添加の態様は、各素子群の動作電圧によって異なるため、様々な組み合わせが考えられる。例えば、本実施形態で液晶表示装置を製造する工程全体で見れば非選択的添加及び選択的添加の双方を行なうが、所定の素子群（本例では高圧動作ＣＭＯＳ−ＴＦＴ）に着目すれば、上述のように所定回数の非選択的添加のみで好適な結果を得られる場合もある。
【０１８２】具体的に各素子群毎にみれば、低電圧素子群のＣＭＯＳ−ＴＦＴについては、Ｖthp の絶対値とＶthn の絶対値との差を僅差、即ち｜｜Ｖthp ｜−｜Ｖthn ｜｜を小さくすることで好適な低電圧動作を実現し、高速動作及び低消費電力化が可能となる。他方、高電圧動作素子群のＣＭＯＳ−ＴＦＴについては、Ｉp0及びＩn0の消費電力の増加に与える影響が大きいことから、Ｉp0及びＩn0を共に小さく（且つほぼ同一に）することによって低消費電力化を実現する。更に、画素ＴＦＴ２２１については、オフ電流を小さくすることにより画素セル２１５の信号電荷リークの発生を抑止し、クロストークを防止して高画質を実現する。
【０１８３】なお、画素ＴＦＴ２２１の代わりに高圧動作ＣＭＯＳ−ＴＦＴを設けてもよい。図２５は、画素セル２１５の更に優れた他の構成例を示している。図２５に示す画素セル２１５は、画素ＴＦＴ２２１の構成が図１７１７に示す画素セル２１５と異なっており、ＣＭＯＳ−ＴＦＴ２５９から構成されている。
【０１８４】ＣＭＯＳ−ＴＦＴ２５９に本発明を適用することにより、ＣＭＯＳ−ＴＦＴ２５９を構成するｎ型ＴＦＴとｐ型ＴＦＴのしきい値電圧の絶対値を略同一とすることができ、且つ、ゼロ電流Ｉp0，Ｉn0を最小限に抑えることができる。
【０１８５】ここで、画素ＴＦＴ２２１をｎ型ＴＦＴから構成した場合には、画素ＴＦＴ２２１がオフしている時のゼロ電流Ｉn0を最小限に抑えるためにｎ型ＴＦＴのゲートに印加する電圧を負の値とする必要が生じる。しかし、図２５に示すように、画素ＴＦＴをＣＭＯＳ−ＴＦＴ２５９から構成し、本発明を適用することによって、ゼロ電流Ｉp0，Ｉn0を最小限に抑えることができるとともに、ゲートに負の電圧を印加する必要が生じなくなり、回路構成をより簡略化することが可能となる。
【０１８６】また、これによりＣＭＯＳ−ＴＦＴ２５９と、信号線２２３の根元のアナログスイッチ２２０とが同一構成となるため、ＣＭＯＳ−ＴＦＴ２５９とアナログスイッチ２２０との同期をとることも容易となる。
【０１８７】−変形例−次に、第３の実施形態の変形例について図２６を参照しながら説明する。この変形例は、上述した液晶表示装置２０１の構成をリア型投写パネル２３１に適用した例である。
【０１８８】リア型投写パネル２３１は、図２６（ａ）に示すように、ＴＦＴ基板２３２上に形成された、表示部２３３、信号側駆動回路２３４、ゲート側駆動回路２３５、引出し端子部２０７を有して構成されている。
【０１８９】この変形例においても、信号側駆動回路２３４と他の制御回路（インタフェイス、ＣＰＵ等）の動作周波数が高いため、高い移動度をもつ高性能のＣＭＯＳ−ＴＦＴが必要である。このため、図２６（ｂ）に示すように、高速動作回路領域にニッケル（Ｎｉ）等の結晶触媒物を半導体活性層の所定領域にに添加して、Ｎｉ添加領域２４５を形成する。この結晶触媒物は、アモルファスシリコンを結晶化する際に、結晶化を助長する役割を果たす。これにより、シリコンの結晶化を高め、高速動作のＴＦＴを形成することが可能である。なお、高速動作回路領域以外の領域はニッケルを添加せずにＮｉ無添加領域２４６としておく。
【０１９０】なお、結晶触媒物としては、ニッケル（Ｎｉ）の代わりにコバルト（Ｃｏ）、白金（Ｐｔ）、Ｃｕ（銅）、鉄（Ｆｅ）等を用いてもよい。
【０１９１】変形例において、画素電極については、透過型の場合では透明電極（ＩＴＯ等）を、反射型の場合では反射電極（Ａｌ等）を用いることが可能である。
【０１９２】この変形例によれば、第３の実施形態の場合と同様のしきい値電圧制御法により、各部分のＣＭＯＳ−ＴＦＴの各しきい値電圧が最適値（仕様値）に調整されるため、パネル性能は勿論、しきい値シフトによる局在的発熱が生じることなく、進行性劣化が抑止されて液晶パネルとしての信頼性が大幅に改善される。
【０１９３】
【発明の効果】本発明によれば、ＣＭＯＳ−ＴＦＴのしきい値電圧を容易且つ確実に高精度に設定することを可能とする半導体装置の製造方法及びしきい値電圧が高精度に設定されたＣＭＯＳ−ＴＦＴを有する半導体装置が実現する。
【０１９４】また、本発明によれば、電気特性が異なりそれぞれ動作電圧の異なる複数種のＣＭＯＳ−ＴＦＴを備えた画像表示装置について、各しきい値電圧を容易且つ確実に高精度に設定することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＣＭＯＳ−ＴＦＴの主要構成を示す概略断面図である。
【図２】アモルファスシリコン膜の成膜時でのしきい値電圧及びゼロ電流のｐ型不純物（Ｂ）添加の濃度依存性を示す特性図である。
【図３】ＣＭＯＳ−ＴＦＴのチャネル深さ方向についてのｐ型不純物（Ｂ）濃度分布を示す特性図である。
【図４】ｐ型不純物（Ｂ）添加によるＩd −Ｉg 特性の変化を示す特性図である。
【図５】第２の実施形態におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図７】非質量分離型イオンドーピング装置の主要構成を示す概略図である。
【図８】ＤＣイオンドーピング装置による低ドーズ量ドーピングの実験例を示す特性図である。
【図９】第２の実施形態の変形例１におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態の変形例２におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１１】第２の実施形態の変形例３におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１３】第２の実施形態の変形例４におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１４】第２の実施形態の変形例５におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１６】第３の実施形態の液晶表示装置の主要構成を示す概略平面図である。
【図１７】液晶表示装置の各駆動回路の主要構成を示す概略平面図である。
【図１８】液晶表示装置のゲート側駆動回路の主要構成を示す概略平面図である。
【図１９】液晶表示装置の構成要素であるＣＭＯＳ−ＴＦＴの機能を製造方法を説明するための模式図である。
【図２０】液晶表示装置の信号側駆動回路において、シフトレジスタ及びバッファの主要構成を示す概略回路図である。
【図２１】液晶表示装置の信号側駆動回路において、シフトレジスタのフリップフロップ部とバッファの主要構成を示す概略回路図である。
【図２２】液晶表示装置の信号側駆動回路において、アナログスイッチの主要構成を示す概略回路図である。
【図２３】各回路機能に応じてＣＭＯＳ−ＴＦＴ及び画素ＴＦＴのしきい値電圧を設定する原理説明図である。
【図２４】各回路機能に応じてＣＭＯＳ−ＴＦＴ及び画素ＴＦＴのしきい値電圧を設定する原理説明図である。
【図２５】液晶表示装置の画素セルの主要構成を示す概略回路図である。
【図２６】第３の実施形態の変形例の液晶表示装置の主要構成を示す概略平面図である。
【符号の説明】
１ 基板
２ 下地絶縁膜
３，５１，７１ ｐ型ＴＦＴ
４，５２，７２ ｎ型ＴＦＴ
５，６２ ゲート絶縁膜
６，５０，６１ ゲート電極
７ 層間絶縁膜
８ コンタクト孔
９ 金属配線膜
１１，１２，６５，６６ 動作半導体層
１１ａ，１１ｂ チャネル領域
１１ｂ ｐ- 領域
１１ｃ ｐ+ 領域
１２ｂ ｎ- 領域
１２ｃ ｎ+ 領域
１３，１４，４７，４９，７３，７４ ソース／ドレイン
２１ アモルファスシリコン膜
２２，３４ ｐ--多結晶シリコン膜
２３，４３，４４，４５，６７，６８ レジストマスク
３１ ノンドープのアモルファスシリコン膜
３２ ノンドープの多結晶シリコン膜
３３ 保護膜
３５ ｐ型ＴＦＴ領域
３６ ｎ型ＴＦＴ領域
４１ シリコン酸化膜（ゲート絶縁膜）
４２ アルミニウム合金膜
４６，４８ ＬＤＤ層
６３ ｐ--アモルファスシリコン膜
６４ 保護膜
１０１ プラズマ室
１０２ 引き出し電極
１０３ チャンバー
１０４ ＤＣフィラメント型イオン源
１０５ 原料ガスの導入口
１０６ ＤＣ電源
２０１ 液晶表示装置
２０２，２３２ ＴＦＴ基板
２０３，２３３ 表示部
２０４，２３４ 信号側駆動回路
２０５，２３５ ゲート側駆動回路
２０６，２４７ コモン基板
２０９ 低電圧部
２１０ 高電圧部
２１１ レベル変換回路
２１２ 双方向スイッチ
２１３，２１７ シフトレジスタ
２１４ マルチプレクサ
２１５ 画素セル
２１６，２１８ バッファ部
２１９ フリップフロップ
２２０ アナログスイッチ
２２１ 画素ＴＦＴ
２２２ 走査線
２２３ 信号線
２３５，２５０，２５３，２５４，２５５，２５８，２５９ ＣＭＯＳ−ＴＦＴ
２４１ 液晶セル
２４２ キャパシタ
２４３，２５２，２５７ ｐ型ＴＦＴ
２４４，２５１，２５６ ｎ型ＴＦＴ
２６０ ビデオ信号線
【０００１】
【発明の属する技術分野】本発明は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型の半導体装置及びその製造方法、並びにこのＣＭＯＳ型の半導体装置を備えた画像表示装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、エキシマレーザを用いた結晶化技術等の進歩によって、低温多結晶シリコン膜を用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を備えた周辺駆動回路一体型の液晶表示装置が登場し始めている。この周辺駆動回路は、高性能且つ低消費電力に対応可能なｐ型及びｎ型の各薄膜トランジスタ（以下、ｐ型ＴＦＴ、ｎ型ＴＦＴと記す。）を備えたＣＭＯＳ型のトランジスタ（以下、ＣＭＯＳ−ＴＦＴと記す。）を主構成要素として構成されている。
【０００３】単結晶のＣＭＯＳ型大規模集積回路（以下、単結晶ＬＳＩと記す。）と同様に、しきい値電圧（Ｖth）の設定はＣＭＯＳ−ＴＦＴの最重要課題の一つである。通常、ＣＭＯＳ−ＴＦＴの動作半導体層には不純物無添加（ノンドープ）の多結晶シリコン膜が用いられるため、理論的にはゲート絶縁膜中の電荷量及び動作半導体層のゲート絶縁膜との界面電荷密度を調整すれば、しきい値電圧を容易に設定することができるはずである。しかしながら実際には、以下に示すような原因により、界面電荷密度の調整によるノンドープの動作半導体層を有するＣＭＯＳ−ＴＦＴのしきい値電圧設定は極めて困難である。
【０００４】（１）薄膜トランジスタのゲート絶縁膜はプラズマＣＶＤ（Chemical Vapor Deposition ）等による堆積膜であり、熱酸化膜のような優れたバルク特性を有していないため、必然的にゲート絶縁膜中に固定電荷が発生してしまう。例えば、ＳｉＨ4 とＮ2 Ｏ系のプラズマＣＶＤによるシリコン酸化膜（ＳｉＯ2 膜）の中で、充分に分解されていないＳｉＨ4 とＮ2 Ｏ系の分子は正固定電荷になるため、フラットバンド電圧が負の方向にシフトする原因になる。このフラットバンド電圧は、動作半導体層とゲート絶縁膜との界面やゲート絶縁膜を評価する場合の重要な基準となる値であり、理論値からのシフトが大きいほど劣ると評価される。
【０００５】（２）プラズマＣＶＤや低圧ＣＶＤ等により形成された絶縁膜は、熱酸化膜のような優れたＳｉ／ＳｉＯ2 界面特性を有していないため、界面準位に関わる電荷がフラットバンド電圧のシフトの原因になる。特に、ガラス基板を用いた薄膜トランジスタの場合、強酸系または強アルカリ系の基板洗浄剤が使用できないため、清浄な界面を得ることは困難である。
【０００６】（３）多結晶シリコン膜の粒界準位により、界面準位と同じように、キャリアを捕獲したり、放出したりすることでフラットバンド電圧のシフトが起こり得る。特に、多結晶シリコン膜中（特に粒界中）に含まれるカーボン（Ｃ）、窒素（Ｎ）、酸素（Ｏ）等の不純物は、何らかの形でフラットバンド電圧に影響を与えるおそれがある。
【０００７】上述の各原因で、ノンドープの多結晶シリコン膜を用いたＣＭＯＳ−ＴＦＴのしきい値電圧（即ちＩｄ−Ｖｇ特性）は、ｐ型及びｎ型ＴＦＴが共に負方向に１〜２Ｖ程度シフトしている場合が多く見られる。ゲート絶縁膜の成膜条件の最適化によって、ある程度しきい値電圧を正方向にシフトさせることができるが、任意に所望値まで制御することができないうえ、調整の範囲も狭い。そこで、ＣＭＯＳ−ＴＦＴの各チャネル領域への不純物添加によるしきい値電圧制御の手法が提案されている。
【０００８】具体的には、動作半導体層の初期状態となるアモルファスシリコン膜をプラズマＣＶＤ法で形成する時、反応ガス（ＳｉＨ4 ）と希釈ガス（Ｈ2 ）と共に、ｐ型不純物を含有したＢ2 Ｈ6 ガスを数〜十数ｐｐｍ（ガス比）添加するものである。添加したＢ2 Ｈ6 はプラズマ放電によって分解されアモルファスシリコン膜に取り込まれる。この手法の利点は、プロセスを追加することなくアモルファスシリコン膜全体（ｐ型及びｎ型ＴＦＴ共に）に不純物を添加できることにある。
【０００９】この手法は、好適なしきい値電圧調整法として単結晶ＬＳＩの製造に広く用いられている。ところが、液晶表示装置の基板の如き大面積基板に対応可能な質量分離型イオン注入装置が未だ開発中であるため、非質量分離型イオン源（例えばＲＦプラズマ型イオン源）を用いたイオンドーピング装置が一般的に用いられている。即ち、ＲＦプラズマ型イオン源を用いて、所定濃度の不純物（ドーパント）をｐ型またはｎ型ＴＦＴのチャネル領域に添加して、不純物のドーズ量でしきい値電圧（フラットバンド電圧）を調整する。
【００１０】
【発明が解決しようとする課題】しかしながら、以下に述べるように、ＣＭＯＳ−ＴＦＴは単結晶ＬＳＩに比してしきい値電圧制御の精度の要求水準が格段に厳しく、従来の制御法では満足な制御が得られないという問題がある。
【００１１】先ず、上述のＣＭＯＳ−ＴＦＴに高水準のしきい値電圧制御精度が要求される理由について説明する前提として、ＣＭＯＳ−ＴＦＴとそれを用いた周辺回路構成上の特徴を述べる。
【００１２】第１に、ＣＭＯＳ−ＴＦＴの周辺回路のサイズが大きいことが挙げられる。ＣＭＯＳ−ＴＦＴ（特に低温多結晶シリコン膜を有するＣＭＯＳ−ＴＦＴ）の移動度は３０〜１５０（ｃｍ2 ／Ｖｓ）であり、単結晶ＬＳＩのＭＯＳトランジスタの１／２０〜１／５程度と低値であるため、これと同等の駆動力を得るにはおよそ同じ比率でデバイス・サイズ（チャネル幅）を増加させなければならない。また、例えばＣＭＯＳ−ＴＦＴを備えた液晶表示装置では、信号線及び走査線が共に長く、配線抵抗及び浮遊容量が大きいため、周辺回路の負荷は単結晶ＬＳＩのそれより遙かに大きい。
【００１３】液晶表示装置の周辺回路の具体例として、液晶表示装置のゲート側駆動回路について説明する。このゲート側駆動回路は、ＣＭＯＳ−ＴＦＴの駆動能力を段階的に増加させるため、複数段のインバータが設けられており、前後段のチャネル幅の増加比は３倍程度、最終出力段のチャネル幅は１．５ｍｍ程度である。従ってこの場合、１ビット当たりの全てのＣＭＯＳ−ＴＦＴのチャネル幅合計は数ｍｍに達する。
【００１４】第２に、液晶表示装置の周辺回路の電源電圧が単結晶ＬＳＩのそれよりも遙かに高いことが挙げられる。単結晶ＬＳＩの代表的な電源電圧値が３．３（Ｖ）であるのに対して、５Ｖ駆動液晶対応のゲート側駆動回路の駆動電圧値は約１６（Ｖ）である。また、ＣＭＯＳ−ＴＦＴのＳ値としきい値電圧の絶対値とが共に大きいことも、電源電圧値が高くなるもう一つの原因である。
【００１５】以下、上述のＣＭＯＳ−ＴＦＴ独自の特徴を踏まえ、ＣＭＯＳ−ＴＦＴにしきい値電圧制御の高い精度が要求される理由について説明する。
【００１６】入力信号は、出力信号と共に電源電圧（Ｖdd）の幅を持ってローレベル“Ｌ”（接地電位ＧＮＤ）とハイレベル“Ｈ”（電源電圧Ｖdd）との間で変化する（例えば図１９参照）。入力信号レベルが“Ｌ”の場合、ｐ型ＴＦＴが導通し、ｎ型ＴＦＴが遮断されることにより、出力信号レベルが“Ｈ”になる。逆に、入力信号レベルが“Ｈ”の場合、ｎ型ＴＦＴが導通し、ｐ型ＴＦＴが遮断されることにより、出力信号レベルが“Ｌ”になる。ｎ型ＴＦＴのしきい値電圧（即ちＩｄ−ｖｇ曲線）が負側にシフトすると、入力信号レベルが“Ｌ”の時に、ｎ型ＴＦＴが完全に遮断されず、「貫通電流」と称されるリーク電流が“Ｖdd（電源電位）→ｐ型ＴＦＴ→ｎ型ＴＦＴ→ＧＮＤ（接地電位）”の順序で流れる。
【００１７】この貫通電流は、ｎ型ＴＦＴのＩｄ−Ｖｇ曲線のＶｇ＝０（Ｖ）時のドレイン電流Ｉ0 （以下、ゼロ電流と記す。）に等しい。しきい値電圧が負側にシフトするほどゼロ電流が大きくなる。同様に、ｐ型ＴＦＴのしきい値電圧が正側にシフトすると、入力信号レベルが“Ｈ”の時に、ｐ型ＴＦＴのゼロ電流に起因する貫通電流が発生する。
【００１８】上述のように、貫通電流の発生により、ＣＭＯＳ−ＴＦＴの消費電力が大幅に増加する。上述のゲート側駆動回路の例として消費電力を試算すると、貫通電流によるスタティック消費電力は、単位チャンネル幅当たり１（ｎＡ／μｍ）と仮定した場合、数十ｍＷ以上に達する可能性がある。
【００１９】ＣＭＯＳ−ＴＦＴの上述した第１及び第２の特徴により、しきい値電圧のシフトが少しでも存在すると、周辺回路全体の消費電力が著しく増大することになる。更に、大きな貫通電流は、信号振幅の低下や局在的発熱、ＴＦＴ特性の進行的劣化等の重大な不良または障害の原因になる。
【００２０】このように、ＣＭＯＳ−ＴＦＴは単結晶ＬＳＩとは異なり、貫通電流の発生が致命的なダメージを生むことになるため、貫通電流の発生を抑止するためには高精度にしきい値電圧を設定することが必須である。上述した従来のイオンドーピングによるしきい値電圧制御法ではこのような高い要求精度を満たすことができず、満足な結果を得ることは困難である。これは具体的には従来のしきい値電圧制御法の以下に示すような性質に因る。
【００２１】（１）ｐ型不純物のイオン注入により、動作半導体層の全体が弱Ｐ型半導体になるため、ｎ型ＴＦＴとｐ型ＴＦＴのしきい値電圧が共に正側にシフトし、原理的に双方をそれぞれ単独的に設定することができない。従って、従来の手法ではＣＭＯＳ−ＴＦＴにおけるしきい値電圧の最適化が困難であることは明白である。更にこの事実から、上述の手法ではＣＭＯＳ−ＴＦＴの貫通電流を大幅に削減することは原理的に不可能であることがわかる。
【００２２】（２）従来の手法では、結晶化前にアモルファスシリコン膜にｐ型不純物を添加し過ぎると、レーザ結晶化の場合、結晶粒径が小さくなったり、熱結晶化（ＳＰＣ）の場合、核形成や結晶成長が発生し難くなり、結晶性が劣化するおそれがある。
【００２３】（３）ＲＦプラズマイオン源を用いた場合、イオン電流密度が大きいため、微小イオン電流が要求される低ドーズ量（およそ５×１０12（１／ｃｍ2 ）以下）のドープは極めて困難である。また、ＲＦイオン源を用いるため、イオン電流のパラメータ（例えば、ＲＦ電力、圧力、電極とチャンバー内壁の状態）が多すぎて、イオンの種類またはイオン電流の安定性と再現性に劣る。
【００２４】（４）ガラス基板を用いた低温製造工程においては、不純物の活性化率は低い。特に、チャネル領域へのドーズ量が比較的に高い場合、イオン損傷が回復し難く、活性化が不充分となる。このため、より低ドーズ量のチャネルドープ工程が望まれるが、従来のＲＦプラズマイオン源を用いたイオンドーピング装置では良好な低ドーズ量ドーピングを行なうことはできない。また、選択的添加でＣＭＯＳ−ＴＦＴのしきい値電圧を最適化しようとすると、通常２回以上のフォトリソグラフィー工程が必要であり、製造工程の複雑化を招来する。
【００２５】本発明はかかる実情に鑑み、ＣＭＯＳ−ＴＦＴのしきい値電圧を容易且つ確実に高精度に設定することを可能とする半導体装置の製造方法及びしきい値電圧が高精度に設定されたＣＭＯＳ−ＴＦＴを有する半導体装置を提供することを目的とする。
【００２６】また本発明は、電気特性が異なりそれぞれ動作電圧の異なる複数種のＣＭＯＳ−ＴＦＴを備えた画像表示装置について、各しきい値電圧を容易且つ確実に高精度に設定することを可能とする製造方法及び各しきい値電圧がそれぞれ高精度に設定されたＣＭＯＳ−ＴＦＴを有する画像表示装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明の半導体装置の製造方法は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型を対象とし、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域を含む全体に、非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに、選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び前記選択的添加により、前記ｐ型及びｎ型薄膜トランジスタのしきい値電圧をそれぞれ独立に設定する。
【００２８】この場合、前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことが好適である。
【００２９】より好ましくは、前記イオンドーピングを、ＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置を用いて行なう。
【００３０】また、前記非選択的添加により、前記動作半導体層となる薄膜のｐ型不純物濃度を１×１０18／ｃｍ3 以下とすることが好適である。
【００３１】また、前記非選択的添加におけるイオンドーピングのドーズ量を１×１０11／ｃｍ2 〜１×１０13／ｃｍ2 の範囲内の値とすることが好適である。
【００３２】また、前記非選択的添加のガス添加量を１ｐｐｍ〜１０ｐｐｍの範囲内の値とすることが好適である。
【００３３】また、前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧の絶対値の差が僅少となるように調整することが好適である。
【００３４】具体的には、本発明の製造方法は、前記非選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含み、しかる後、前記選択的添加を施す。
【００３５】また、ＬＤＤ構造の半導体装置を製造するため、本発明の製造方法は、前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程を有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まるような更なる高濃度のｎ型不純物の添加とを施す工程と、ｐ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを含む。
【００３６】更に、ＬＤＤ構造の半導体装置を製造するため、本発明の製造方法の他の態様は、前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程と、前記各島状の領域を含む全体に、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加とを施す工程を含む。
【００３７】本発明の半導体装置の製造方法の別の態様は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなり、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳトランジスタを備えた半導体装置を対象としており、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、前記各素子群の全体に対して前記各素子群に必要な所定回数だけ順次行なうことにより、前記各素子群毎に前記各動作電圧に応じたしきい値電圧を設定し、前記各素子群を構成する前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧をそれぞれ独立に設定する。
【００３８】なお、非選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｐ型領域及びｎ型領域の全体にｐ型不純物を添加することを示し、選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｎ型領域のみに低濃度のｐ型不純物を添加することを示す。また、当該半導体装置を製造する工程全体では非選択的添加及び選択的添加の双方を行なうが、所定の素子群については所定回数の非選択的添加のみで好適な結果を得られる場合もある。
【００３９】この場合、前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことが好適である。
【００４０】より好ましくは、前記イオンドーピングを、ＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置を用いて行なう。
【００４１】また、前記非選択的添加により、前記動作半導体層となる薄膜のｐ型不純物濃度を１×１０18／ｃｍ3 以下とする。
【００４２】また、前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を共に前記動作電圧に応じた低値とし、両者のしきい値電圧の絶対値の差が僅少となるように設定する。
【００４３】本発明の半導体装置の製造方法の更に別の態様は、複数の画素が行列状に配設されてなる画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを含む画像表示装置、例えば液晶表示装置を対象としており、前記画像表示部、前記第１及び第２の制御回路の少なくとも１つに設けられ、ｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを形成するに際して、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、それぞれ前記各ＣＭＯＳトランジスタに必要な所定回数だけ順次行なうことにより、前記各動作電圧に応じて前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定する。
【００４４】本発明の半導体装置は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置であって、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布にｐ型不純物が１×１０18／ｃｍ3 以下の濃度となるように添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有する。
【００４５】本発明の半導体装置の別の態様は、ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置であって、前記ｐ型及びｎ型薄膜トランジスタは、それぞれのチャネル領域に互いに異なる濃度分布にｐ型不純物が添加されており、前記ｐ型及びｎ型薄膜トランジスタの各しきい値電圧が当該添加がない場合に比して正側にシフトしてそれぞれ独立の所望値とされ、両者のしきい値電圧の差の絶対値が僅少とされている。
【００４６】本発明の画像表示装置は、複数の画素が行列状に配置された画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを備え、前記画像表示部、前記第１の制御回路及び前記第２の制御回路の少なくとも１つの構成要素としてｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを備え、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布となるようにｐ型不純物が添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して若干高濃度となるように添加されてなる第２の動作半導体層を有するように構成されている。
【００４７】
【作用】ＣＭＯＳ−ＴＦＴは、ｐ型不純物の添加量に対するしきい値電圧の依存性がｐ型ＴＦＴの方がｎ型ＴＦＴより大きい（図２（ａ）参照）ことが本発明者によって初めて見出された。即ち、ｐ型ＴＦＴ及びｎ型ＴＦＴのチャネル領域に同一濃度のｐ型不純物を添加しても、しきい値電圧の変化量が異なる。換言すれば、双方のＴＦＴにとってしきい値電圧制御のための最適なｐ型不純物の添加量が異なり、ｐ型ＴＦＴの方がｎ型ＴＦＴより比較的低い添加濃度によって最適なしきい値電圧を得ることができる。
【００４８】また、ｐ型不純物の添加量に対する依存性として、２つの異なる領域が存在する。即ち、低い添加濃度を示す領域ａと、比較的高い添加濃度を示す領域ｂである（図２（ａ），（ｂ）参照）。領域ａにおいては、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）は殆ど不変であるのに対し、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）は大きく変化する。領域ｂにおいては、ｎ型ＴＦＴ及びｐ型ＴＦＴは共にしきい値電圧がほぼ同様に変化する。
【００４９】ｐ型ＴＦＴ及びｎ型ＴＦＴが上述のような性質を示すことから、各々のしきい値電圧を容易に適値に設定する手法が以下のように示唆される。
【００５０】ノンドープの多結晶シリコン膜中には、その内部に「ｎ型類似（ｎ型ライク）」の不純物準位、界面準位または粒界準位が存在しているため、弱ｎ型の状態とされている。このｎ型類似準位の作用を外部からｐ型不純物を添加することによりキャンセルすることができる。領域ａと領域ｂでは上述したようにｐ型不純物の依存性が異なり、領域ｂが通常予想できる依存性を示していることから、両領域の境界に位置するｐ型不純物濃度がｎ型類似準位を丁度キャンセルするのに必要な濃度であると考えられる。ｎ型類似準位がキャンセルされれば、領域ｂにおいて本来あるべきしきい値電圧のｐ型不純物依存性が現れる。そして、ｐ型ＴＦＴの方がｎ型ＴＦＴよりｐ型不純物添加に敏感であり、しきい値電圧制御のための最適な添加濃度はｐ型ＴＦＴの法が低いことから、各ＴＦＴのチャネル領域に同時にｐ型不純物を添加した場合には、ｐ型ＴＦＴのしきい値電圧が先に所望値（仕様値）に調整される。
【００５１】本発明の半導体装置の製造方法は、上述のしきい値電圧の特性を利用し、しきい値電圧の効率良い正確な調整を図る手法である。先ずｐ型不純物の非選択的添加、即ち双方のＴＦＴのチャネル領域に同時にｐ型不純物を極低濃度となるように添加することにより、動作半導体層のｎ型類似準位を真性状態または弱ｐ型状態に調整するとともに、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）が仕様値となるように調整する。このとき、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）は未だ仕様値に達していないため、続いてｎ型ＴＦＴのチャネル領域のみにｐ型不純物の非選択的添加を行なう。これにより、Ｖthn も仕様値に調整される。即ち本発明によれば、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮して、必要最低限の手間によりｐ型ＴＦＴ及びｎ型ＴＦＴの各しきい値電圧を独立に仕様値に設定することができる。
【００５２】この場合、ｐ型ＴＦＴの最適なＶthp に要求されるｐ型不純物濃度が比較的低いため、不純物添加過多による結晶化工程への悪影響が避けられる。また、その後の活性化工程はアイランド形成する前に実施することができるため、基板シュリンケージの影響を受けずに高い温度で当該ｐ型不純物の活性化を行なうことができる。
【００５３】また、非選択的添加のプロファイル分布はフラットまたはブロードであるため、動作半導体層が全体的に上層部から下層部まで真性または弱Ｐ型半導体になり、ゲート絶縁膜の反対側の動作半導体層表面とゲート絶縁膜との界面近傍におけるバックチャネル（絶縁膜中固定電荷によるもの）の発生を抑えることができる。
【００５４】また、非選択的添加によって、ｎ型ＴＦＴのチャネル領域は既に真性または弱ｐ型半導体になっているため、続く選択的添加におけるドーズ量を大幅に減らすことができ、イオン損傷が少ないために活性化率が高くなる。
【００５５】また、しきい値電圧制御のｐ型不純物添加に、広い面積に対して低ドーズ量に対応可能なＤＣ型イオン源を用いた非分離型イオンドーピング装置を用いれば、ｎ型ＴＦＴのＶthn を独立的且つ高精度をもって調整することができる。
【００５６】更に本発明においては、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳ−ＴＦＴが必要な半導体装置（例えば液晶表示装置）を製造する際にも、上述のしきい値電圧制御法を適用する。このような半導体装置では、各ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴのしきい値電圧が異なるのみならず、動作電圧の異なる素子群間で前記しきい値電圧の絶対値も異なる。従って本発明では、例えばｐ型不純物の非選択的添加を各素子群全体から始め、続いて各素子群に応じてｐ型不純物の非選択的添加及び／又は選択的添加を所定回数行なう。
【００５７】具体的には、例えば素子群Ａ，Ｂ，Ｃ（動作電圧：Ａ＜Ｂ＜Ｃ）を形成するに際して、先ず素子群Ａ，Ｂ，Ｃとなる領域の全体に非選択的添加を施す。続いて、各素子群の動作電圧に応じて、例えばＢ，Ｃのみに非選択的添加を施した後、Ｂ，Ｃのみに選択的添加を施し、最後にＣのみに選択的添加を施して、各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧を調整する。なお、非選択的添加及び／又は選択的添加の態様は、各素子群の動作電圧によって異なるため、様々な組み合わせが考えられる。また、素子群の中には、ｎ型ＴＦＴのみからなるものなども含まれる。
【００５８】このように、各素子群の全体に対し、非選択的添加及び選択的添加を各素子群に応じた所定回数ずつ組み合わせて行なうことにより、各素子群毎に個別にしきい値電圧制御を行なう場合のようなフォトリソグラフィーの煩雑な工程を不要とし、しかも各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴの各しきい値電圧を設定する。即ち、必要最低限の添加回数（及び手間）のみで、各素子群毎にＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧をそれぞれ独立に仕様値に調整することができる。
【００５９】この場合も、しきい値電圧制御のｐ型不純物添加に低ドーズ量に対応可能なＤＣ型イオン源を用いた非分離型イオンドーピング装置を用いれば、より正確且つ確実にしきい値電圧制御が可能となる。
【００６０】
【発明の実施の形態】以下、本発明を適用した具体的な実施形態を図面を参照しながら詳細に説明する。
【００６１】（第１の実施形態）先ず、図１〜図４を用いて第１の実施形態について説明する。ここでは、ｐ型及びｎ型ＴＦＴを備えたいわゆるトップゲート型のＣＭＯＳ−ＴＦＴを例示する。図１は、第１の実施形態に係るＣＭＯＳ−ＴＦＴの主要構成を示す概略断面図である。なお、図１のＣＭＯＳ−ＴＦＴは本発明の一例であり、他の構成のＣＭＯＳ−ＴＦＴにも適用可能である。これらについては第２の実施形態で製造方法と共に説明する。
【００６２】このＣＭＯＳ−ＴＦＴは、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２を介して一対のＴＦＴ（ｐ型ＴＦＴ３及びｎ型ＴＦＴ４）を有している。
【００６３】ｐ型ＴＦＴ３及びｎ型ＴＦＴ４は、多結晶シリコン膜からなる島状の動作半導体層１１，１２を有しており、その上層にシリコン酸化膜等からなるゲート絶縁膜５を介して多結晶シリコン膜等からなる帯状のゲート電極６がパターン形成されて構成されている。ｐ型ＴＦＴ３の動作半導体層１１には、ゲート電極６の両側に位置する部位にｐ型不純物が比較的高濃度となるようにイオン注入されて一対のソース／ドレイン１３（ｐ+ ）が形成されている。他方、ｎ型ＴＦＴ４の動作半導体層１２には、ゲート電極６の両側に位置する部位にｎ型不純物が比較的高濃度となるようにイオン注入されて一対のソース／ドレイン１４（ｎ+ ）が形成されている。
【００６４】更に、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７が形成され、層間絶縁膜７にソース／ドレイン１３，１４の表面の一部を露出させる各コンタクト孔８が形成され、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９が形成されて、ＣＭＯＳ−ＴＦＴが構成されている。
【００６５】そして、動作半導体層１１，１２の各ゲート電極６の直下に位置する部位、即ちチャネル領域１１ａ，１２ａには、それぞれしきい値電圧（１１ａがＶthp 、１２ａがＶthn ）制御のためにそれぞれ相異なる低濃度のｐ型不純物が添加されている。以下、このしきい値電圧制御の具体的作用及び及び各チャネル領域における濃度分布等の態様について説明する。ここで、ｐ型不純物の添加について、非選択的添加とはＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴ領域の双方に添加することを、選択的添加とはＣＭＯＳ−ＴＦＴのｐ型又はｎ型ＴＦＴ領域の一方に添加することを表す。
【００６６】図２は、アモルファスシリコン膜の成膜時でのしきい値電圧及びゼロ電流のｐ型不純物添加の濃度依存性を示す特性図である。図２（ａ），（ｂ）に示すように、しきい値電圧とゼロ電流のｐ型不純物（ここではボロン（Ｂ）であり、以下の数値はプラズマＣＶＤによる成膜時のＢ2 Ｈ6 ／ＳｉＨ4 のガス流量比で計算した値である。）添加量に対する依存性には、２つの異なる領域が存在している。即ち、低い添加濃度における領域ａと、比較的高い添加濃度における領域ｂである。両領域の境界のＢ添加濃度はおよそ３ｐｐｍである。
【００６７】領域ａにおいては、ｎ型ＴＦＴのＶthn がほとんど不変であるが、ｐ型ＴＦＴのＶthp は大きく変化する。他方、領域ｂにおいては、ｐ型ＴＦＴ及びｎ型ＴＦＴ共に、しきい値電圧がＢ添加量濃度に従ってほぼ同等の割合で線形的に変化する。ＶthのＢ添加量依存性に関しては、ｎ型ＴＦＴよりもｐ型ＴＦＴの方が強い。即ち、領域ａにおいて、ｐ型チャネル領域／ｎ型チャネル領域に同じ濃度のｐ型不純物を添加しても、しきい値電圧の変化量がそれぞれ異なる。換言すれば、ｎ型ＴＦＴ／ｐ型ＴＦＴに対する所望のしきい値電圧を設定するための最適なｐ型不純物添加濃度が異なる。例えば、ｐ型ＴＦＴの仕様値（Ｖth＝−３Ｖ）を満たすＢ添加濃度は６ｐｐｍであり、ｎ型ＴＦＴの仕様値（Ｖth＝＋３Ｖ）を満たすＢ添加濃度は８．５ｐｐｍである。即ち、ｎ型ＴＦＴよりｐ型ＴＦＴの方が比較的低い添加濃度でＶthの仕様値が得られる。
【００６８】上述の事実より、しきい値電圧制御について重要な結論が導かれる。即ち、ｐ型不純物の非選択的添加、即ちｐ型ＴＦＴとｎ型ＴＦＴに同量のｐ型不純物添加を同時に行なうのみでは、ｐ型ＴＦＴとｎ型ＴＦＴのしきい値電圧を同時に最適値に調整することはできない。
【００６９】図２（ｂ）に示すように、ゼロ電流（Ｖg ＝０Ｖ時のＩd ）の傾向は、ｎ型ＴＦＴとｐ型ＴＦＴとでは逆の傾向を示している。Ｂ添加濃度が増加すると、ｐ型ＴＦＴのゼロ電流（Ｉp0）が増加し、ｎ型のゼロ電流（Ｉn0）が減少する。例えば、ゼロ電流仕様値（ここで１×１０-10 Ａ）を満たすＢ添加濃度はｐ型ＴＦＴとｎ型ＴＦＴの場合、それぞれ６ｐｐｍと８ｐｐｍである。
【００７０】上述の事実より、ゼロ電流の制御について重要な結論が導かれる。即ち、ｐ型不純物の非選択的添加のみでは、ｐ型ＴＦＴとｎ型ＴＦＴの各ゼロ電流を同時に最適値に調整することはできない。
【００７１】本実施形態では、ｐ型不純物の非選択的添加に加えて以下に示す選択的添加を行なうことで、１回のｐ型不純物添加のみでは不可能なｐ型ＴＦＴとｎ型ＴＦＴのしきい値電圧及びゼロ電流の最適値化を実現する。
【００７２】図３に、本実施形態のＣＭＯＳ−ＴＦＴのチャネル領域における深さ方向のｐ型不純物の分布プロファイルを示す。
【００７３】先ず、非選択的添加をガス添加により行なう場合について説明する。１回目のｐ型不純物（Ｂ）添加、即ち非選択的添加をアモルファスシリコン膜形成の際のガス添加により行なう。このとき、図３（ａ）に示すように、濃度分布はチャネル深さ方向についてほぼフラット（均一）な分布となる。続いて、２回目のｐ型不純物（Ｂ）添加、即ち選択的添加を結晶化された多結晶シリコン膜のｎ型ＴＦＴの活性化領域のみに、ＤＣフィラメント型のイオン源を用いた非質量分離型イオンドーピング装置（以下、単にＤＣイオンドーピング装置と記す。）を使用して行なう。このとき、図３（ｂ）に示すように、ｎ型ＴＦＴの活性化領域で表面近傍にピークがある濃度分布となる。
【００７４】次に、非選択的添加をＤＣイオンドーピング装置を用いて行なう場合について説明する。１回目のｐ型不純物添加、即ち非選択的添加をＤＣイオンドーピング装置により行なう。このとき、図３（ｃ）に示すように、濃度分布はチャネル深さ方向についてほぼブロード（フラット近似））の分布となる。続いて、２回目のｐ型不純物添加、即ち選択的添加を結晶化された多結晶シリコン膜のｎ型ＴＦＴの活性化領域のみに、ＤＣイオンドーピング装置を使用して行なう。このとき、図３（ｄ）に示すように、ｎ型ＴＦＴの活性化領域で表面近傍にピークがある濃度分布となる。
【００７５】不純物添加や結晶化により、動作半導体層の上下界面近傍の不純物濃度が若干増減することもあるが、非選択的添加により全体的にみれば上述のようなフラット分布またはブロード分布となる。また、ＳＩＭＳ（Secondary Ion Mass Spectrometry ）法のような不純物濃度の分析法を用いた場合、元々界面近傍の不純物濃度が均一であっても、評価法自体の問題によって界面近傍にピークらしきものが出現することがあるため、複数の分析法で再確認する必要がある。
【００７６】続いて、上述の２回の不純物添加によりＣＭＯＳ−ＴＦＴのしきい値電圧及びゼロ電流を調整する手法について、図４を用いて説明する。
【００７７】先ず、ノンドープの動作半導体層を有するＣＭＯＳ−ＴＦＴのＩd −Ｖg 特性を図４（ａ）に示す。この場合、Ｉd −Ｖg 特性はｐ型ＴＦＴ及びｎ型ＴＦＴ共に負側にシフトしており、ｎ型ＴＦＴのゼロ電流（Ｉn0）が大きい。この状態では貫通電流及び消費電力が極めて大きくなり、ＣＭＯＳ−ＴＦＴは正常動作することはできない。
【００７８】１回目のｐ型不純物添加（非選択的添加）をｐ型ＴＦＴ及びｎ型ＴＦＴのチャネル領域に対して行なった場合のＩd −Ｖg 特性を図４（ｂ）に示す。この場合、Ｉd −Ｖg 特性はｐ型ＴＦＴ及びｎ型ＴＦＴ共に正側にシフトしており、ｐ型ＴＦＴのしきい値電圧（Ｖthp ）及びゼロ電流（Ｉp0）が仕様値となる。ここで、ｐ型不純物の深さ分布はｐ型ＴＦＴ及びｎ型ＴＦＴ共にフラットまたはブロード形状となっている。しかしながら、まだこの状態ではｎ型ＴＦＴはしきい値電圧（Ｖthn ）が仕様値に達してはおらず、ゼロ電流（Ｉn0）も比較的大きい。この場合、ＣＭＯＳ−ＴＦＴはほぼ正常に動作可能であるが、貫通電流及び消費電力が大きく、動作性能を保証する製造マージンは殆どない状態である。
【００７９】そして、図４（ｂ）の状態に続いて２回目のｐ型不純物添加（選択的添加）をｎ型ＴＦＴのチャネル領域のみに対して行なった場合のＩd −Ｖg 特性を図４R>４（ｃ）に示す。このとき、Ｉd −Ｖg 特性は、図４（ｂ）の場合に比して、ｎ型ＴＦＴのみが正側にシフトしており、ｎ型ＴＦＴのしきい値電圧（Ｖthn ）及びゼロ電流（Ｉn0）が仕様値となる。従ってこのとき、ｐ型ＴＦＴ及びｎ型ＴＦＴの双方のしきい値電圧（Ｖthp ，Ｖthn ）及びゼロ電流（Ｉp0，Ｉn0）が共に仕様値となる。ここで、ｐ型不純物の深さ分布は図３（ａ），図３（ｃ）のようにフラットまたはブロード形状とされており、ｎ型不純物の深さ分布は図３（ｂ），図３（ｄ）のように表面近傍にピークをもつ形状となる。この状態では、ＣＭＯＳ−ＴＦＴは極めて良好に正常に動作することは勿論のこと、貫通電流及び消費電力が極めて小さく、動作性能を保証する製造マージンは大きい。
【００８０】なお、ここではｐ型不純物添加の順序として、非選択的添加に次いで選択的添加を行なう場合について説明したが、プロセス上問題なければ順序を変えてもよい。また、非選択的添加の回数については特に制限はない。
【００８１】以上説明したように、第１の実施形態によれば、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、容易且つ確実に必要最低限の手間によりｐ型ＴＦＴ及びｎ型ＴＦＴの各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【００８２】（第２の実施形態）次に、本発明の第２の実施形態について図５〜図８を用いて説明する。ここでは、ＣＭＯＳ−ＴＦＴの具体的な製造方法について例示する。なお、第１の実施形態のＣＭＯＳ−ＴＦＴと同様の構成部材等については同符号を付して説明を省略する。図５及び図６は、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【００８３】先ず、図５（ａ）に示すように、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２をプラズマＣＶＤ法またはスパッタ法により膜厚２００ｎｍ〜３００ｎｍ程度に形成した後、プラズマＣＶＤ法によりアモルファスシリコン膜２１を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、しきい値電圧制御のための１回目のｐ型不純物添加として、原料ガスであるＳｉＨ4 に５〜６ｐｐｍ（ガス比）の微量のＢ2 Ｈ6 を添加（非選択的添加）することにより、アモルファスシリコン膜２１が弱ｐ型（ｐ--）の出発膜となる。このように、ｐ型不純物（Ｂ）添加が膜形成と同時に行なわれるため、Ｂ濃度分布は図３（ａ）のようにフラット形状となる。ｐ--アモルファスシリコン膜２１のＢ濃度の好適な範囲は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１〜１０ｐｐｍ（または１×１０18／ｃｍ3 以下；理想的には１×１０16〜１×１０17ｃｍ3 ）程度の極低濃度とすることが好ましい。
【００８４】続いて、図５（ｂ）に示すように、線状ビームのレーザ光を発するＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を用いて、室温及びＮ2 雰囲気中でｐ--アモルファスシリコン膜２１にレーザ光を３００〜４００ｍＪ／ｃｍ2 照射して結晶化させ、ｐ--多結晶シリコン膜２２とする。
【００８５】続いて、図５（ｃ）に示すように、ｐ--多結晶シリコン膜２２にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【００８６】次に、フォトリソグラフィーにより動作半導体層１１のみを覆うようにレジストマスク２３を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、原料ガスを３％のＢ2 Ｈ6 として加速電圧を１０〜３０ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢ（ボロン）のイオンドーピング（選択的添加）を施す。このとき、露出した動作半導体層１２のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときの動作半導体層１２のＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【００８７】なお本実施形態では、この選択的添加を図７R>７に示すようなＤＣフィラメント型イオン源を有する非質量分離型イオンドーピング装置（ＤＣイオンドーピング装置）を用いて行なう。このＤＣイオンドーピング装置は、原料ガスの導入口１０５を有し、内部でプラズマが生成されるプラズマ室１０１と、生成されたプラズマ中のイオンを引き出し、加速し、減速する引き出し電極１０２ａ、加速電極１０２ｂ及び減速電極１０２ｃと、基板が設置されるチャンバー１０３と、原料ガスの排気口１０７とを備えて構成されている。プラズマ室１０１には、ＤＣフィラメント型イオン源１０４が配されており、ＤＣ電源１０６からの高電圧印加により原料ガスをプラズマ化する。このＤＣイオンドーピング装置を用いれば、従来のＲＦイオン源を有する非質量分離型イオンドーピング装置に比して低ドーズ量の範囲（５×１０10〜５×１０12／ｃｍ2 ）における制御性が大幅に向上することになる。
【００８８】ここで、ＤＣイオンドーピング装置による低ドーズ量ドーピングの実験例について述べる。この実験は、Ｂがガス添加されたアモルファスシリコン膜にＢをイオンドーピングし、低ドーズ量におけるしきい値電圧及びゼロ電流の制御精度について調べたものである。
【００８９】ｐ型不純物としてＢがＬＣエネルギー３００ｍＪ（大気圧、前処理なし）、ＬＡエネルギー２１０ｍＪ（大気圧）の条件で２ｐｐｍ添加された膜厚３５０Å程度のアモルファスシリコン膜（保護膜なし）に対して、ＤＣイオンドーピング装置を用いて加速電圧１０ｋｅＶでドーズ量を０〜１×１０13／ｃｍ2 までの所定値として直接イオンドーピングした。なお、ＣＭＯＳ−ＴＦＴのＬＤＤ領域を形成した際に、ｎ型ＬＤＤは加速電圧７０ｋｅＶでドーズ量１×１０14／ｃｍ2 、ｐ型ＬＤＤは加速電圧７０ｋｅＶでドーズ量１×１０15／ｃｍ2 の各条件で形成した。
【００９０】実験結果を図８に示す。ここで、図８（ａ）が移動度（ｃｍ2 ／Ｖｓ）を、図８（ｂ）がしきい値電圧（×１０- 7 Ｖ）、図８（ｃ）がオフ電流（Ａ）、図８（ｄ）がゼロ電流（Ａ）をそれぞれ示す。このように、極めて低いドーズ量でもしきい値電圧及びゼロ電流に変化が生じており、制御可能であることがわかった。具体例として、１×１０12／ｃｍ2 程度の極低ドーズ量でしきい値電圧に３Ｖ程度の変化が生じたことが確認できる。なお、ドーズ量の増加に伴う移動度の低下は、ＬＤＤのドーピング条件が一定であるためにＬＤＤ抵抗が増加したことに起因すると考えられる。
【００９１】続いて、Ｏ2 プラズマを用いた灰化処理等によりレジストマスク２３を除去した後、図５（ｄ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００ｎｍ〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。次いで、基板１にアニール処理を施し、動作半導体層１１，１２に添加したＢを活性化させるとともに、ゲート絶縁膜５の膜質を改善する。なお、上述のようにＢのドーピングにＤＣイオンドーピング装置を用いるため、動作半導体層１１，１２の活性化が容易となる。これは、Ｈ3 + 等の水素イオンが少ないことに起因すると考えられる。
【００９２】次に、プラズマＣＶＤ法によりゲート絶縁膜５上に多結晶シリコン膜を堆積した後、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、動作半導体層１１，１２上でそれぞれ帯状に延在するゲート電極６をパターン形成する。次いで、ＤＣイオンドーピング装置を用い、各ゲート電極６をマスクとして、動作半導体層１１にはゲート電極６の両側に高濃度のｐ型不純物（例えばＢ）を、動作半導体層１２にはゲート電極６の両側に高濃度のｎ型不純物（例えばＰ（リン））をそれぞれ選択的に（即ち、動作半導体層１１のドーピング時には動作半導体層１２をレジストマスクで覆い、動作半導体層１２のドーピング時には動作半導体層１１をレジストマスクで覆う。）イオンドーピングする。
【００９３】続いて、イオンドーピングで用いたレジストマスクを除去した後、基板１にエキシマレーザアニール処理を施すことにより、図６（ａ）に示すように、動作半導体層１１にはｐ型（ｐ+ ）のソース／ドレイン１３を、動作半導体層１２にはｎ型（ｎ+ ）のソース／ドレイン１４をそれぞれ形成し、ゲート電極６及びソース／ドレイン１３を有するｐ型ＴＦＴ３と、ゲート電極６及びソース／ドレイン１４を有するｎ型ＴＦＴ４とをそれぞれ形成する。
【００９４】しかる後、図６（ｂ）に示すように、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン１３，１４の各々の一部を露出させるコンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ-状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【００９５】以上説明したように、第２の実施形態によれば、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ３及びｎ型ＴＦＴ４の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【００９６】更に、しきい値電圧制御のｐ型不純物添加に低ドーズ量に対応可能なＤＣイオンドーピング装置を用いれば、特にｎ型ＴＦＴ４のＶthn を独立的且つ高精度をもって調整することができる。
【００９７】以下、第２の実施形態に係るＣＭＯＳ−ＴＦＴの製造方法のいくつかの変形例について説明する。なお、第２の実施形態で例示したＣＭＯＳ−ＴＦＴと同様の構成部材等については同符号を付して説明を省略する。
【００９８】−変形例１−先ず、変形例１について説明する。この変形例１では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、その工程が若干異なる点で相違する。図９は、変形例１のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【００９９】先ず、図９（ａ）に示すように、ガラス等からなる基板１上に、シリコン酸化膜等からなる下地絶縁膜２をプラズマＣＶＤ法またはスパッタ法により膜厚２００ｎｍ〜３００ｎｍ程度に形成した後、プラズマＣＶＤ法によりアモルファスシリコン膜３１を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、不純物は無添加であるため、ノンドープのアモルファスシリコン膜３１が出発膜となる。
【０１００】続いて、図９（ｂ）に示すように、線状ビームのレーザ光を発するＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を用いて、室温・Ｎ2 雰囲気中でアモルファスシリコン膜３１にレーザ光を３００〜４００ｍＪ／ｃｍ2 照射して結晶化させ、ノンドープの多結晶シリコン膜３２とする。
【０１０１】続いて、図９（ｃ）に示すように、多結晶シリコン膜３２を覆うようにシリコン酸化膜を形成して保護膜３３とする。次いで、しきい値電圧制御のための１回目のｐ型不純物添加として、ＤＣイオンドーピング装置を用いて原料ガスを３％のＢ2 Ｈ6 として保護膜３３の膜厚に応じて加速電圧３０〜８０ｋｅＶで調整し、多結晶シリコン膜３２にＢのイオンドーピング（非選択的添加）を施す。このとき、露出した保護膜３３を介してノンドープの多結晶シリコン膜３２にＢが添加され、弱ｐ型（ｐ--）の多結晶シリコン膜３４となる。このように、ｐ型不純物（Ｂ）がドーピングされるため、Ｂ濃度分布は図３（ｃ）のようにブロード形状となる。ここで、多結晶シリコン膜３２中のＢ濃度は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１×１０18／ｃｍ3 以下、理想的には１×１０16〜１×１０17ｃｍ3 （またはドーズ量で１×１０11〜１×１０13／ｃｍ2 ）とすることが好適である。なお、保護膜３３の形成が不要である場合もある。
【０１０２】続いて、図９（ｄ）に示すように、しきい値電圧制御のための２回目のｐ型不純物添加として、フォトリソグラフィーにより多結晶シリコン膜３４のｐ型ＴＦＴ領域３５のみを覆うようにレジストマスク３７を形成し、ＤＣイオンドーピング装置を用いて第２の実施形態と同じドーズ量条件で原料ガスを３％のＢ2 Ｈ6として加速電圧１０〜３０ｋｅＶでＢのイオンドーピング（選択的添加）を施す。このとき、多結晶シリコン膜３４の露出したｎ型ＴＦＴ領域３６のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのｎ型ＴＦＴ領域３６のＢ濃度分布は図３（ｄ）のように表面近傍にピークをもつ形状となる。
【０１０３】次いで、Ｏ2 プラズマを用いた灰化処理等によりレジストマスク３７を除去した後、基板１にアニール処理を施し、多結晶シリコン膜３４に添加したＢを活性化させる。
【０１０４】続いて、ｐ型ＴＦＴ領域３５及びｎ型ＴＦＴ領域３６とされた多結晶シリコン膜３４にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【０１０５】次いで、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００ｎｍ〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。
【０１０６】続いて、第２の実施形態の図６（ａ）と同様に、低圧ＣＶＤ法によりゲート絶縁膜５上に多結晶シリコン膜を堆積した後、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、動作半導体層１１，１２上でそれぞれ帯状に延在するゲート電極６をパターン形成する。次いで、ＤＣイオンドーピング装置を用い、各ゲート電極６をマスクとして、動作半導体層１１にはゲート電極６の両側に高濃度のｐ型不純物（例えばＢ）を、動作半導体層１２にはゲート電極６の両側に高濃度のｎ型不純物（例えばＰ）をそれぞれ選択的にドーピングする。そして、基板１にアニール処理を施すことにより、動作半導体層１１にはｐ型（ｐ+ ）のソース／ドレイン１３を、動作半導体層１２にはｎ型（ｎ+ ）のソース／ドレイン１４をそれぞれ形成し、ゲート電極６及びソース／ドレイン１３を有するｐ型ＴＦＴ３と、ゲート電極６及びソース／ドレイン１４を有するｎ型ＴＦＴ４をそれぞれ形成する。
【０１０７】しかる後、図６（ｂ）と同様に、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン１３，１４の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン１３，１４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１０８】この変形例１によれば、第２の実施形態の製造方法が奏する諸効果に加え、図９（ｄ）の工程において、レジストマスク３７を除去した直後では未だ動作半導体層１１，１２のような島状パターンが存在しないため、基板シュリンゲージの影響を受けずに比較的高い温度でアニール処理（ｐ型不純物の熱活性化）を行なうことができる。
【０１０９】また、選択的添加のみならず非選択的添加もＤＣイオンドーピング装置を用いて行なうので、更なる工程の簡略化を図ることができる。
【０１１０】−変形例２−次に、変形例２について説明する。この変形例２では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、その工程が若干異なる点で相違する。図１０は、変形例２のＣＭＯＳ−ＴＦＴの製造方法の主要工程を示す概略断面図である。
【０１１１】先ず、第２の実施形態の図５（ａ），図５（ｂ）と同様に、しきい値電圧制御のための１回目の不純物添加として、アモルファスシリコン膜２１の形成と共にｐ型不純物（Ｂ）の非選択的添加を行なった後、レーザ光照射によりｐ--多結晶シリコン膜２２を形成する。
【０１１２】次いで、ｐ--多結晶シリコン膜２２にフォトリソグラフィー及びそれに続くドライエッチングを施し、ｐ型ＴＦＴの構成要素となる動作半導体層１１及びｎ型ＴＦＴの構成要素となる動作半導体層１２をそれぞれ島状に分離形成する。
【０１１３】続いて、図１０（ａ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚１００〜１２０ｎｍ程度となるようにシリコン酸化膜を堆積し、ゲート絶縁膜５を形成する。
【０１１４】次に、フォトリソグラフィーにより動作半導体層１１のみを覆うようにレジストマスク２３を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、原料ガスを３％のＢ2 Ｈ6 として加速電圧１０〜３０ｋｅＶでＢのイオンドーピング（選択的添加）を施す。この場合、汚染防止や加速電圧の設定及び熱活性化時の基板シュリンゲージ等に注意する必要がある。
【０１１５】しかる後、レジストマスク２３を除去し、第２の実施形態の図６（ａ），図６（ｂ）と同様に、ゲート絶縁膜５上にゲート電極６をパターン形成し、ソース／ドレイン１３，１４をそれぞれ形成し、層間絶縁膜７やコンタクト孔８、金属配線膜９等を形成して、ｐ型ＴＦＴ３及びｎ型ＴＦＴ４を備えたＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ３のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ４のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１１６】なお、図１０（ｂ）に示すように、ゲート絶縁膜５を形成し、ゲート電極６をパターン形成した後、動作半導体層１１のみを覆うようにレジストマスク２３を形成し、ゲート電極６を通過して動作半導体層１２内でドーパントが止まるような加速電圧でイオンドーピング（選択的添加）を施すようにしてもよい。この場合、加速電圧が高く設定されるため、マスク材料及びその除去方法を工夫する必要がある。また、ＢＨ+ イオン種を利用することにより、比較的低い加速電圧でイオンダメージを小さく抑えることができる。
【０１１７】この変形例２によれば、第２の実施形態と同様に、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ３及びｎ型ＴＦＴ４の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【０１１８】−変形例３−次に、変形例３について説明する。この変形例３では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、ＣＭＯＳ−ＴＦＴがＬＤＤ構造を有する点で相違する。図１１及び図１２は、変形例３のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１１９】初めに、第２の実施形態の図５（ａ）〜図５R>５（ｃ）と同様に、ｐ型不純物（Ｂ）の非選択的添加及び選択的添加を行なってしきい値電圧制御し、ｐ--の動作半導体層１１とｐ- の動作半導体層１２を形成する（図１１（ａ））。
【０１２０】続いて、図１１（ｂ）に示すように、動作半導体層１１，１２を覆うように、プラズマＣＶＤ法によりゲート絶縁膜となるシリコン酸化膜４１を膜厚１２０ｎｍ程度に形成した後、シリコン酸化膜４１を覆うようにスパッタ法によりアルミニウム合金膜４２を膜厚３００ｎｍ程度に形成する。
【０１２１】続いて、図１１（ｃ）に示すように、フォトリソグラフィーによりアルミニウム合金膜４２上にレジストマスク４３を形成し、このレジストマスク４３を用いてドライエッチングによりアルミニウム合金膜４２をパターニングし、シリコン酸化膜４１を介した動作半導体層１１，１２上でそれぞれアルミニウム合金膜４２を帯状に残す。次いで、所定の薬液、ここではリン酸系のエッチング溶液を用いてアルミニウム合金膜４２にウェットエッチング（サイドエッチング）を施してレジストマスク４３の縁から０．５〜１．０μｍ程度細らせ、ゲート電極５０を形成する。
【０１２２】続いて、レジストマスク４３をエッチングマスクとしてシリコン酸化膜４１にドライエッチング（ＲＩＥ：Reactive Ion Etching）を施してパターニングする。このとき、図１１（ｄ）（レジストマスク４３を除去した後を示す。）に示すように、ゲート電極５０、シリコン酸化膜４１、動作半導体層１１，１２がこの順に幅狭となる階段形状に形成されることになる。
【０１２３】続いて、レジストマスク４３を除去した後、図１１（ｅ）に示すように、更なるしきい値電圧制御のためにｎ型ＴＦＴの構成要素となる動作半導体層１２のチャネル領域にｐ型不純物の選択的添加し、引き続いてＬＤＤ構造のソース／ドレインを形成する。
【０１２４】具体的には、先ず、動作半導体層１１側を覆うレジストマスク４４を形成し、動作半導体層１２側のみにしきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）を行なう。ここで、ドーパントがゲート電極５０及びシリコン酸化膜４１を通過して動作半導体層１２のチャネル領域１２ａで止まる条件、例えば加速電圧を１００ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢのイオンドーピングを施す。この場合、ゲート電極５０（アルミニウム合金膜４２）を薄く（例えば２００ｎｍ程度に）形成し、加速電圧を７０ｋｅＶ程度に下げるようにしてもよい。このとき、露出した動作半導体層１２のチャネル領域１２ａのみにＢが添加され、この部分がｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのチャネル領域１２ａのＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１２５】次に、ドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を１×１０14／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングして、シリコン酸化膜４１の直下に位置する動作半導体層１２の部分（チャネル領域１２ａ（ｐ- ）に隣接する部分）にｎ- 領域（ＬＤＤ領域）１２ｂを形成する。
【０１２６】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を８×１０15／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングして、動作半導体層１２の両側（ｎ- 領域１２ｂの外側）にｎ+ 領域１２ｃを形成する。
【０１２７】続いて、レジストマスク４４を除去した後、図１２（ａ）に示すように、今度は動作半導体層１２側を覆うレジストマスク４５を形成し、ドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１１内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を５×１０14／ｃｍ2 程度として、動作半導体層１１側にｐ型不純物（例えばＢ）をイオンドーピングし、露出したシリコン酸化膜４１の直下に位置する動作半導体層１１の部分（チャネル領域１１ａ（ｐ--）に隣接する部分）にｐ- 領域（ＬＤＤ領域）１１ｂを形成する。
【０１２８】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１１内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を１×１０15／ｃｍ2 程度として、露出した動作半導体層１１側にｐ型不純物（例えばＢ）をイオンドーピングして、動作半導体層１１の両側（ｐ- 領域１１ｂの外側）にｐ+ 領域１１ｃを形成する。
【０１２９】続いて、レジストマスク４５を除去した後、図１２（ｂ）に示すように、基板１にエキシマレーザアニール処理を施して、チャネル領域１１ａ，１２ａのｐ型不純物を活性化させるとともに、ｐ- 領域１１ｂ及びｐ+ 領域１１ｃを活性化させてＬＤＤ層４６を有するソース／ドレイン４７を形成し、ｎ- 領域１２ｂ及びｎ+ 領域１２ｃを活性化させてＬＤＤ層４８を有するソース／ドレイン４９を形成する。このとき、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２が形成される。
【０１３０】しかる後、図１２（ｃ）に示すように、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン４７，４９の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン４７，４９と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＬＤＤ構造を有するＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ５１のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ５２のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１３１】この変形例３によれば、第２の実施形態の製造方法が奏する諸効果に加え、ＣＭＯＳ−ＴＦＴがＬＤＤ層４６，４８を有するため、リーク電流の低減化及び特性安定化に寄与する。しかも、しきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）時と、ＬＤＤ構造のソース／ドレインを形成するための不純物添加時とをレジストマスクの形成／剥離を行なうことなく、両工程を連続して行なうので、最小限の工程数でしきい値電圧制御を行いつつもＬＤＤ構造の精緻なＣＭＯＳ−ＴＦＴを製造することが可能となる。
【０１３２】−変形例４−次に、変形例４について説明する。この変形例３では、変形例３と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、工程が若干異なる点で相違する。図１３は、変形例４のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１３３】初めに、第２の実施形態の図５（ａ）〜図５R>５（ｃ）と同様に、ｐ型不純物（Ｂ）の非選択的添加及び選択的添加を行なってしきい値電圧制御し、ｐ--の動作半導体層１１とｐ- の動作半導体層１２を形成する（図１１（ａ））。
【０１３４】続いて、変形例３の図１１（ｂ）〜図１１（ｄ）と同様に、フォトリソグラフィーやドライエッチング、ウェットエッチング等の手法を用いて、ゲート電極５０、シリコン酸化膜（ゲート絶縁膜）４１、動作半導体層１１，１２をこの順に幅狭となる階段形状に形成する。
【０１３５】続いて、図１３（ａ）に示すように、動作半導体層１１，１２の全面にｐ型不純物をイオンドーピングする。具体的には、先ずドーパントがシリコン酸化膜４１を通過して直下に位置する部位の動作半導体層１１，１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧でドーズ量を５×１０14／ｃｍ2 程度として、露出したシリコン酸化膜４１を介して動作半導体層１１，１２にｐ型不純物（例えばＢ）をイオンドーピングする。このとき、露出したシリコン酸化膜４１の直下に位置する部位の動作半導体層１１の部分にｐ- 領域（ＬＤＤ領域）１１ｂが形成される。なお、露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分にもｐ- 領域が形成される。
【０１３６】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１１，１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧でドーズ量を１×１０15／ｃｍ2 程度として、露出した動作半導体層１１，１２にｐ型不純物（例えばＢ）をイオンドーピングする。このとき、動作半導体層１１の両側（ｐ- 領域１１ｂの外側）にｐ+ 領域１１ｃが形成される。なお露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分にもｐ+ 領域が形成される。
【０１３７】続いて、図１３（ｂ）に示すように、更なるしきい値電圧制御のためにｎ型ＴＦＴの構成要素となる動作半導体層１２のチャネル領域にｐ型不純物の選択的添加した後、引き続いてＬＤＤ構造のソース／ドレインを形成する。
【０１３８】具体的には、先ず、動作半導体層１１側を覆うレジストマスク５３を形成し、動作半導体層１２側のみにしきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）を行なう。ここで、ドーパントがゲート電極５０及びシリコン酸化膜４１を通過して動作半導体層１２のチャネル領域１２ａで止まる条件、例えば加速電圧を１００ｋｅＶ、ドーズ量を前記非選択的添加より若干高い濃度（１×１０17〜１×１０18／ｃｍ3 程度）となるように、５×１０14／ｃｍ2 程度でＢのイオンドーピングを施す。この場合、ゲート電極５０を薄く（例えば２００ｎｍ程度に）形成し、加速電圧を７０ｋｅＶ程度に下げるようにしてもよい。このとき、露出した動作半導体層１２のチャネル領域１２ａのみにＢが添加され、この部分がｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときのチャネル領域１２ａのＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１３９】次に、ドーパントがシリコン酸化膜４１を通過して直下に位置する動作半導体層１２内で止まる条件、ここでは７０ｋｅＶ程度の加速電圧で、ｐ- 領域１１ｂ形成時よりも高濃度となるドーズ量、例えば１×１０14／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングする。このとき、露出したシリコン酸化膜４１の直下に位置する動作半導体層１２の部分には、ｐ- 領域に替わってｎ- 領域（ＬＤＤ領域）１２ｂが形成される。
【０１４０】次に、ドーパントが今度はシリコン酸化膜４１を通過せずに露出した部位の動作半導体層１２内で止まる条件、ここでは１０ｋｅＶ程度の加速電圧で、ｐ+ 領域１１ｃ形成時よりも高濃度となるドーズ量、例えば８×１０15／ｃｍ2 程度として、露出した動作半導体層１２側にｎ型不純物（例えばＰ）をイオンドーピングする。このとき、動作半導体層１２の両側（ｎ- 領域１２ｂの外側）には、ｐ+ 領域に替わってｎ+ 領域１２ｃが形成される。
【０１４１】しかる後、レジストマスク５３を除去した後、図１３（ｃ）に示すように、基板１にエキシマレーザアニール処理を施して、チャネル領域１１ａ，１２ａのｐ型不純物を活性化させるとともに、ｐ- 領域１１ｂ及びｐ+ 領域１１ｃを活性化させてＬＤＤ層４６を有するソース／ドレイン４７を形成し、ｎ- 領域１２ｂ及びｎ+ 領域１２ｃを活性化させてＬＤＤ層４８を有するソース／ドレイン４９を形成する。また、前記アニール処理によりシリコン酸化膜４１の膜質を改善化されてゲート絶縁膜とされる。このとき、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２が形成される。
【０１４２】しかる後、図１３（ｄ）に示すように、ｐ型ＴＦＴ５１及びｎ型ＴＦＴ５２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン４７，４９の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン４７，４９と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ＬＤＤ構造を有するＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ５１のチャネル領域１１ａがｐ--状態とされ、ｎ型ＴＦＴ５２のチャネル領域１２ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１４３】この変形例４によれば、第２の実施形態の製造方法が奏する諸効果に加え、ＣＭＯＳ−ＴＦＴがＬＤＤ層４６，４８を有するため、リーク電流の低減化及び特性安定化に寄与する。しかも、しきい値電圧制御のための２回目のｐ型不純物添加（選択的添加）時と、ＬＤＤ構造のソース／ドレインを形成するための不純物添加時とをレジストマスクの形成／剥離を行なうことなく、両工程を連続して行なうので、最小限の工程数でしきい値電圧制御を行いつつもＬＤＤ構造の精緻なＣＭＯＳ−ＴＦＴを製造することが可能となる。
【０１４４】−変形例５−次に、変形例５について説明する。この変形例５では、第２の実施形態と同様な構成のＣＭＯＳ−ＴＦＴの製造方法を例示するが、ＣＭＯＳ−ＴＦＴがいわゆるボトムゲート型のものである点で相違する。図１４及び図１５は、変形例５のＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【０１４５】先ず、図１４（ａ）に示すように、基板１上に、Ｃｒ，Ｔａ，Ｍｏ，Ａｌ等の金属膜またはその合金膜をスパッタ法により成膜し、フォトリソグラフィー及びそれに続くドライエッチングを施して、ｐ型及びｎ型ＴＦＴ側の領域にそれぞれ帯状のゲート電極６１をパターン形成する。
【０１４６】続いて、図１４（ｂ）に示すように、ゲート電極６１を覆うように、プラズマＣＶＤ法または低圧ＣＶＤ法により膜厚３００ｎｍ〜４００ｎｍ程度、好ましくは３００ｎｍ〜３５０ｎｍ程度となるように、単層のシリコン酸化膜（ＳｉＯ2）、又は単層のシリコン窒化膜（ＳｉＮX ）、又は多層のシリコン酸化膜（ＳｉＯX ）、又は多層の絶縁膜ＳｉＮX （上層）／ＳｉＯ2 （下層）を堆積し、ゲート絶縁膜６２を形成する。次いで、プラズマＣＶＤ法によりアモルファスシリコン膜６３を膜厚３０ｎｍ〜１００ｎｍ程度に形成する。このとき、しきい値電圧制御のための１回目のｐ型不純物添加として、原料ガスであるＳｉＨ4 に５〜６ｐｐｍ（ガス比）の微量のＢ2 Ｈ6 を添加（非選択的添加）することにより、アモルファスシリコン膜６３は弱ｐ型（ｐ--）の出発膜となる。このように、ｐ型不純物（Ｂ）添加が膜形成と同時に行なわれるため、Ｂ濃度分布は図３（ａ）のようにフラット形状となる。ｐ--アモルファスシリコン膜６３のＢ濃度の好適な範囲は、しきい値電圧及びゼロ電流制御を効果的に行なうことを考慮すれば、１ｐｐｍ〜１０ｐｐｍ（または１×１０18／ｃｍ3 以下；理想的には１×１０16〜１×１０17ｃｍ3 ）となる。
【０１４７】次いで、プラズマＣＶＤ法または低圧ＣＶＤ法によりｐ--アモルファスシリコン膜６３上にシリコン酸化膜を堆積し、このシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ｐ型及びｎ型ＴＦＴ側の領域の各ゲート電極６１の上層に位置する部位のみにシリコン酸化膜を残して、保護膜６４を膜厚５０ｎｍ〜１００ｎｍ程度に形成する。なお、この保護膜６４は場合によっては不要なこともある。
【０１４８】続いて、図１４（ｃ）に示すように、ｐ--アモルファスシリコン膜６３にエキシマレーザアニール処理を施して結晶化させてｐ--多結晶シリコン膜とした後、このｐ--多結晶シリコン膜をｐ型及びｎ型ＴＦＴ側の領域でそれぞれ島状にパターニングし、動作半導体層６５，６６を形成する。そして、動作半導体層６６のみを露出させるようにレジストマスク６７を形成し、しきい値電圧制御のための２回目のｐ型不純物添加として、ＤＣイオンドーピング装置を用い原料ガスを１％〜３％のＢ2 Ｈ6 としてＢのイオンドーピング（選択的添加）を施す。このとき、ドーパントを保護膜６４を通過して動作半導体層６６内に止める必要があるため、加速電圧を３０〜６０ｋｅＶ程度に調整する。このとき、露出した動作半導体層６６のみにＢが添加され、ｐ--の状態から比較的高いｐ型の状態（ｐ- ）に変わる。このときの動作半導体層６６のＢ濃度分布は図３（ｂ）のように表面近傍にピークをもつ形状となる。
【０１４９】次いで、図１４（ｄ）に示すように、今度は保護膜６４を通過しない程度の加速電圧、例えば５〜２０ｋｅＶ程度、好ましくは１０ｋｅＶ程度で動作半導体層６６の露出した部位（即ち、保護膜６４の両側の部位）に高濃度のｎ型不純物（例えばＰ）をドーピングする。
【０１５０】続いて、レジストマスク６７を除去した後、図１５（ａ）に示すように、今度は動作半導体層６５のみを露出させるようにレジストマスク６８を形成する。そして、保護膜６４を通過しない程度の加速電圧、例えば５〜２０ｋｅＶ程度、好ましくは１０ｋｅＶ程度で動作半導体層６５の露出した部位（即ち、保護膜６４の両側の部位）に高濃度のｐ型不純物（例えばＢ）をドーピングする。
【０１５１】そして、レジストマスク６８を除去した後、基板１にエキシマレーザアニール処理を施すことにより、チャネル領域６５ａ，６６ａのｐ型不純物を活性化するとともに、動作半導体層６５にはｐ型（ｐ+ ）のソース／ドレイン７３を、動作半導体層６６にはｎ型（ｎ+ ）のソース／ドレイン７４をそれぞれ活性化により形成して、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を完成させる。
【０１５２】しかる後、図１５（ｂ）に示すように、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を覆うようにシリコン窒化膜等からなる層間絶縁膜７を形成し、層間絶縁膜７にソース／ドレイン７３，７４の表面の一部を露出させる各コンタクト孔８を形成し、コンタクト孔８を充填しソース／ドレイン７３，７４と接続されると共に層間絶縁膜７上で延在する金属配線膜９をスパッタ法により形成して、ｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２を備えたＣＭＯＳ−ＴＦＴの主要構成を完成させる。完成したＣＭＯＳ−ＴＦＴにおいては、ｐ型ＴＦＴ７１のチャネル領域６５ａがｐ--状態とされ、ｎ型ＴＦＴ７２のチャネル領域６６ａがｐ- 状態とされており、各しきい値電圧（及びゼロ電流）がそれぞれ独立に仕様値に調整されている。
【０１５３】この変形例５によれば、第２の実施形態と同様に、２種のｐ型不純物添加（非選択的添加及び選択的添加）を組み合わせて行なうことにより、ｐ型不純物の非選択的添加の際にはフォトリソグラフィーが不要であることも考慮すれば、必要最低限の手間によりｐ型ＴＦＴ７１及びｎ型ＴＦＴ７２の各しきい値電圧（及びゼロ電流）を独立に仕様値に設定することができる。
【０１５４】（第３の実施形態）次に、本発明の第３の実施形態について図１６〜図２６を用いて説明する。第３の実施形態は、本発明をＣＭＯＳ−ＴＦＴを含む周辺回路と一体化された液晶表示装置に適用したものである。
【０１５５】図１６は、第３の実施形態に係るＳＶＧＡ型の周辺回路一体化の低温多結晶シリコン膜を用いた液晶表示装置２０１（以下、単に液晶表示装置２０１と記す。）の全体構成を示す平面図である。
【０１５６】図１６に示すように液晶表示装置２０１は、ＴＦＴ基板２０２上に形成された、表示部２０３、信号側駆動回路２０４、ゲート側駆動回路２０５、コモン電極２０６、引出し端子部２０７を有して構成されている。
【０１５７】図１７は、液晶表示装置２０１の表示部２０３、信号側駆動回路２０４、ゲート側駆動回路２０５を更に詳細に示す平面図である。表示部２０３の画素フォーマットは８００×ＲＧＢ×６００からなる。表示データ分割数は８分割（ＲＧＢ毎）、ビデオ信号線２６０の本数は２４本（８本×ＲＧＢ）、信号側駆動回路２０４のシフトレジスタは１００段で動作周波数ｆ＝６．８８ＭＨｚ、ゲート側駆動回路２０５のシフトレジスタは１５０段で動作周波数ｆ＝４０ｋＨｚである。ここで、信号側駆動回路２０４の出力であるアナログスイッチ制御信号２６１はアナログスイッチ２２０へ接続され、各ビデオ信号線２６０と表示部２０３の列方向に延在する信号線２２３との接続状態が制御される。また、ゲート側駆動回路２０５の出力は表示部２０３の行方向に延在する走査線２２２へ接続されている。
【０１５８】以下、図１７に示す液晶表示装置２０１の各主要構成について説明する。
【０１５９】先ず、ゲート側駆動回路２０５の構成について述べる。図１８は、図１７に示す液晶表示装置２０１のゲート側駆動回路２０５を示す概略回路図である。ゲート側駆動回路２０５は低電圧部分と高電圧部分の主に２つの領域に分類される。
【０１６０】図１８において、レベル変換回路２１１を境に低電圧部２０９と高電圧部２１０が形成されている。低電圧部２０９は５Ｖで動作するＣＭＯＳ回路であり、高電圧部２１０は１６Ｖで動作するＣＭＯＳ回路であってその出力は表示部２０３内の各画素セル２１５に接続されている。即ち、表示部２０３は１６Ｖで駆動する高電圧部に属する。ここで、低電圧部２０９の駆動電圧は、レベル変換回路２１１によって１６Ｖまで昇圧され高電圧部２１０へと導かれる。
【０１６１】低電圧部２０９は、双方向スイッチ２１２、シフトレジスタ２１３、マルチプレクサ２１４を有して構成されている。図１８に示すように、双方向スイッチ２１２、シフトレジスタ２１３はｎ型ＴＦＴ及びｐ型ＴＦＴからなる複数のＣＭＯＳ−ＴＦＴ２５０、ｎ型ＴＦＴ２５１及びｐ型ＴＦＴ２５２を含むＣＭＯＳ回路から構成されており、マルチプレクサ２１４もＣＭＯＳ回路から構成されている。
【０１６２】高電圧部２１０は、ＣＭＯＳ−ＴＦＴ２５３が３段接続されたバッファ部２１６を有しており、レベル変換回路２１１からの信号はバッファ部２１６によって負荷駆動力を高められた状態で表示部２０３内の各画素セル２１５へ接続される。このような複数段のＣＭＯＳ型バッファの場合、偶数段と奇数段の動作が異なるため、貫通電流を支配するＴＦＴが異なることになる。
【０１６３】図１９は、バッファ部２１６を構成するＣＭＯＳ−ＴＦＴ２５３の機能を説明する図である。ここで図１９（ａ）は１段目のＣＭＯＳ−ＴＦＴ２５３を示している。入力端子（ＩＮ）へ信号Ｈが入力されるとＣＭＯＳ−ＴＦＴ２５３のｐ型ＴＦＴがオフし、ｎ型ＴＦＴがオンするため、出力端子（ＯＵＴ）がＧＮＤと接続されて信号Ｌが出力される。この際、貫通電流として、オフしているｐ型ＴＦＴに微量のゼロ電流Ｉp0が流れる。
【０１６４】図１９（ｂ）は、２段目のＣＭＯＳ−ＴＦＴ２５３を示している。入力端子（ＩＮ）へ信号Ｌが入力されるとＣＭＯＳ−ＴＦＴ２５３のｐ型ＴＦＴがオンし、ｎ型ＴＦＴがオフするため、出力端子（ＯＵＴ）にＶddが印加されて信号Ｈが出力される。この際、貫通電流として、オフしているｎ型ＴＦＴに微量のゼロ電流Ｉn0が流れる。ここで、後述するしきい値電圧制御法により、ゼロ電流Ｉp0，Ｉn0を仕様値に設定することができる。
【０１６５】次に、信号側駆動回路２０４の構成について説明する。図２０は、図１７に示す液晶表示装置２０１の信号側駆動回路２０４を示す概略回路図である。
【０１６６】信号側駆動回路２０４は、図２１に示すシフトレジスタ２１７、バッファ部２１８及び図１７に示すアナログスイッチ２２０から構成されている。先ず、図２０を参照しながらシフトレジスタ２１７の構成について述べる。
【０１６７】図２０に示すように、シフトレジスタ２１７は横方向に１００段配置された各フリップフロップ（Ｄ−ＦＦ）２１９からなる。それぞれのフリップフロップ２１９には入力端子Ｄ、出力端子Ｑが設けられており、また、クロックＣＫ，／ＣＫが入力される。２段目以降の入力端子Ｄには隣接するフリップフロップ２１９の出力端子Ｑが接続される。
【０１６８】各フリップフロップ２１９の出力端子Ｑからの出力は、バッファ部２１８へ入力される。バッファ部２１８は、ゲート側駆動回路２０５のバッファ部２１６と同様に、ＣＭＯＳ−ＴＦＴ２５４が多段に接続されて構成されている。
【０１６９】バッファ部２１８の最終段のから２段目のＣＭＯＳ−ＴＦＴ２５４への入力は、並列してＣＭＯＳ−ＴＦＴ２３５の入力へ接続されており、バッファ部２１８からの出力は２つに分岐されている。２つに分けられたバッファ部２１８の出力は、図１７に示すアナログスイッチ２２０のトランスファーゲート２４０のそれぞれに接続される。
【０１７０】図２１（ａ）は、シフトレジスタ２１７を構成する１つのフリップフロップ２１９の回路構成を示している。フリップフロップ２１９はＣＭＯＳ−ＴＦＴ２５５、ｎ型ＴＦＴ２５６及びｐ型ＴＦＴ２５７を有して構成されており、入力Ｄに応じた出力ＱがクロックＣＫ，／ＣＫに同期して出力される。すなわち、図２０において、１段目のフリップフロップ２１９への入力ＳＰは、クロックＣＫ，／ＣＫのタイミングで順次２段目、３段目のフリップフロップ２１９へシフトされる。
【０１７１】図２１（ｂ）は、バッファ部２１８の回路構成を示している。バッファ部２１８は５段のＣＭＯＳ−ＴＦＴ２５８から構成されており、フリップフロップ２１９からの信号をバッファ部２１６と同様に遅延させ、負荷駆動力を高める役割を果たす。なお、図２１（ｂ）においては、前述したＣＭＯＳ−ＴＦＴ２３５の図示を省略している。
【０１７２】図２２は、バッファ部２１８の出力が接続されるアナログスイッチ２２０の構成を示している。アナログスイッチ２２０は、ｎ型ＴＦＴ２４４とｐ型ＴＦＴ２４３から構成されるトランスファゲート構造のスイッチ回路である。バッファ部２１８から２つに分岐された出力は、トランスファゲート２４０のそれぞれに接続される。なお、図２２において端子２３６には図１７に示すビデオ信号線２６０のそれぞれが接続され、端子２３７には画素セル２１５へ接続される信号線２２３が接続される。バッファ部２１８からの出力がトランスファゲート２４０へ伝達されると、アナログスイッチ２２０がオンしてビデオ信号線２６０の出力が信号線２２３へと伝えられる。
【０１７３】次に、上述した信号側駆動回路２０４とゲート側駆動回路２０５からの出力が接続される各画素セル２１５の構成について説明する。図１７に示すように、各画素セル２１５は、液晶セル２４１、２つの画素ＴＦＴ２２１及び液晶セル２４１と並列に接続されたキャパシタ２４２から構成されている。ここで、画素ＴＦＴ２２１のそれぞれはｎ型ＴＦＴから構成されており、このｎ型ＴＦＴのゲート電極にはゲート側駆動回路２０５からの同一の走査線２２２が接続され、１６Ｖの高電圧が印加される。また、一方の画素ＴＦＴ２２１のドレインには、信号側駆動回路２０４からの信号線２２３が接続されている。
【０１７４】ゲート側駆動回路２０５のバッファ部２１６を介して走査線２２２に信号を伝達し、信号駆動回路２０４からの信号によりアナログスイッチ２２０がオン状態にされると、ビデオ信号線２６０からの信号が画素ＴＦＴ２２１を介して液晶セル２４１へ伝達される。これにより、表示部２０３全体として画像等の表示が行われる。
【０１７５】以上説明したように、液晶表示装置２０１は、表示部２０３には１６Ｖの高電圧が印加される２つのｎ型ＴＦＴから構成された画素ＴＦＴ２２１が、ゲート側駆動回路２０５には５Ｖの低電圧が印加されるＣＭＯＳ−ＴＦＴを有する低電圧部２０９及び１６Ｖの高電圧が印加されるＣＭＯＳ−ＴＦＴを有する高電圧部２１０がそれぞれ形成されており、信号側駆動回路２０４にも動作電圧の異なるＣＭＯＳ−ＴＦＴが設けられて構成されている。即ち、液晶表示装置２０１の各ＣＭＯＳ−ＴＦＴ及び画素ＴＦＴ２２１は、動作電圧に応じた各素子群（低電圧素子群及び高電圧素子群）に分類される。この場合、各ＣＭＯＳ−ＴＦＴは動作電圧値に応じて最適なしきい値電圧値（仕様値）が素子群毎に異なるため、各々のＣＭＯＳ−ＴＦＴ（及び画素ＴＦＴ２２１）のしきい値電圧を仕様値に調整するのは極めて困難である。
【０１７６】そこで本実施形態では、このように素子群毎にしきい値電圧の仕様値が異なる液晶表示装置に、以下に示すように本発明の特徴であるしきい値電圧制御法を適用する。なお以下の説明において、非選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｐ型領域及びｎ型領域の全体に極低濃度のｐ型不純物を添加することを示し、選択的添加とは該当する素子群のＣＭＯＳ−ＴＦＴのｎ型領域のみに低濃度のｐ型不純物を添加することを示す。
【０１７７】図２３及び図２４は、ｐ型不純物添加に伴って変化するＩd −Ｖg 曲線の様子を示す特性図である。先ず、低電圧素子群及び高電圧素子群を構成する各ＣＭＯＳ−ＴＦＴ（低圧動作ＣＭＯＳ−ＴＦＴ及び高圧動作ＣＭＯＳ−ＴＦＴ）、画素ＴＦＴ２２１の形成領域に、第２の実施形態の場合と同様にアモルファスシリコン膜の形成時に同時にｐ型不純物（Ｂ）のガス添加（Ｂ2 Ｈ6 ：５ｐｐｍ）を行なう。この状態におけるＩd −Ｖg 曲線は、低電圧素子群または高電圧素子群を問わず図２３（ａ）に示すように、高圧動作ＣＭＯＳ−ＴＦＴのｐ型ＴＦＴのしきい値電圧（Ｖthp）は仕様値に調整されるものの、ｎ型ＴＦＴのＩd −Ｖg 曲線が未だ負方向にシフトした状態にあり、しきい値電圧（Ｖthn ）は仕様値外である。
【０１７８】続いて、低圧動作ＣＭＯＳ−ＴＦＴの形成領域のみにｐ型不純物（Ｂ）の非選択的添加を行なう。ここでは、ＤＣイオンドーピング装置を用い、ドーズ量を１〜５×１０12／ｃｍ2 程度とする。この状態における低圧動作ＣＭＯＳ−ＴＦＴのＩd −Ｖg 曲線は、図２３（ｂ）に示すように、ｐ型ＴＦＴ及びｎ型ＴＦＴが共に正方向にシフトして、しきい値電圧（Ｖthp ，Ｖthn ）が双方共に仕様値に調整される。なおこの場合、低圧動作ＣＭＯＳ−ＴＦＴのｐ型ＴＦＴ及びｎ型ＴＦＴは、高動作速度を実現する必要性から、高圧動作ＣＭＯＳ−ＴＦＴに比して高いゼロ電流（Ｉp0，Ｉn0：Ｉp0≒Ｉn0（理想的にはＩp0＝Ｉn0））で仕様値に達する。
【０１７９】続いて、高圧動作ＣＭＯＳ−ＴＦＴのｎ型ＴＦＴの形成領域及び画素ＴＦＴ２２１の形成領域のみにｐ型不純物（Ｂ）の選択的添加を行なう。ここでは、ＤＣイオンドーピング装置を用い、ドーズ量を１〜５×１０12／ｃｍ2 程度とする。この状態における高圧動作ＣＭＯＳ−ＴＦＴのＩd −Ｖg 曲線は、図２４（ａ）に示すように、図２３（ａ）の状態からｎ型ＴＦＴのみが正方向にシフトして、しきい値電圧（Ｖthn ）が仕様値となる。それと共に、画素ＴＦＴ２２１のＩd−Ｖg 曲線もまた、図２４（ｂ）に示すように正方向にシフトして、しきい値電圧（Ｖthn ）が仕様値となる。
【０１８０】このように、第３の実施形態によれば、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳ−ＴＦＴ（及び一対のｎ型ＴＦＴ等）が必要な液晶表示装置において、非選択的添加及び選択的添加を所定回数ずつ組み合わせて、各素子群を含む全体から非選択的添加を行ない、順次に高動作電圧のＣＭＯＳ−ＴＦＴを有する素子群に対して非選択的添加及び選択的添加を施す。これにより、各素子群毎に個別にしきい値電圧制御を行なう場合のようなフォトリソグラフィーの煩雑な工程を不要とし、しかも各素子群を構成するＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴの各しきい値電圧を設定する。即ち、必要最低限の添加回数（及び手間）のみで、各素子群毎にＣＭＯＳ−ＴＦＴのｐ型及びｎ型ＴＦＴのしきい値電圧をそれぞれ独立に仕様値に調整することができる。
【０１８１】なお、非選択的添加及び／又は選択的添加の態様は、各素子群の動作電圧によって異なるため、様々な組み合わせが考えられる。例えば、本実施形態で液晶表示装置を製造する工程全体で見れば非選択的添加及び選択的添加の双方を行なうが、所定の素子群（本例では高圧動作ＣＭＯＳ−ＴＦＴ）に着目すれば、上述のように所定回数の非選択的添加のみで好適な結果を得られる場合もある。
【０１８２】具体的に各素子群毎にみれば、低電圧素子群のＣＭＯＳ−ＴＦＴについては、Ｖthp の絶対値とＶthn の絶対値との差を僅差、即ち｜｜Ｖthp ｜−｜Ｖthn ｜｜を小さくすることで好適な低電圧動作を実現し、高速動作及び低消費電力化が可能となる。他方、高電圧動作素子群のＣＭＯＳ−ＴＦＴについては、Ｉp0及びＩn0の消費電力の増加に与える影響が大きいことから、Ｉp0及びＩn0を共に小さく（且つほぼ同一に）することによって低消費電力化を実現する。更に、画素ＴＦＴ２２１については、オフ電流を小さくすることにより画素セル２１５の信号電荷リークの発生を抑止し、クロストークを防止して高画質を実現する。
【０１８３】なお、画素ＴＦＴ２２１の代わりに高圧動作ＣＭＯＳ−ＴＦＴを設けてもよい。図２５は、画素セル２１５の更に優れた他の構成例を示している。図２５に示す画素セル２１５は、画素ＴＦＴ２２１の構成が図１７１７に示す画素セル２１５と異なっており、ＣＭＯＳ−ＴＦＴ２５９から構成されている。
【０１８４】ＣＭＯＳ−ＴＦＴ２５９に本発明を適用することにより、ＣＭＯＳ−ＴＦＴ２５９を構成するｎ型ＴＦＴとｐ型ＴＦＴのしきい値電圧の絶対値を略同一とすることができ、且つ、ゼロ電流Ｉp0，Ｉn0を最小限に抑えることができる。
【０１８５】ここで、画素ＴＦＴ２２１をｎ型ＴＦＴから構成した場合には、画素ＴＦＴ２２１がオフしている時のゼロ電流Ｉn0を最小限に抑えるためにｎ型ＴＦＴのゲートに印加する電圧を負の値とする必要が生じる。しかし、図２５に示すように、画素ＴＦＴをＣＭＯＳ−ＴＦＴ２５９から構成し、本発明を適用することによって、ゼロ電流Ｉp0，Ｉn0を最小限に抑えることができるとともに、ゲートに負の電圧を印加する必要が生じなくなり、回路構成をより簡略化することが可能となる。
【０１８６】また、これによりＣＭＯＳ−ＴＦＴ２５９と、信号線２２３の根元のアナログスイッチ２２０とが同一構成となるため、ＣＭＯＳ−ＴＦＴ２５９とアナログスイッチ２２０との同期をとることも容易となる。
【０１８７】−変形例−次に、第３の実施形態の変形例について図２６を参照しながら説明する。この変形例は、上述した液晶表示装置２０１の構成をリア型投写パネル２３１に適用した例である。
【０１８８】リア型投写パネル２３１は、図２６（ａ）に示すように、ＴＦＴ基板２３２上に形成された、表示部２３３、信号側駆動回路２３４、ゲート側駆動回路２３５、引出し端子部２０７を有して構成されている。
【０１８９】この変形例においても、信号側駆動回路２３４と他の制御回路（インタフェイス、ＣＰＵ等）の動作周波数が高いため、高い移動度をもつ高性能のＣＭＯＳ−ＴＦＴが必要である。このため、図２６（ｂ）に示すように、高速動作回路領域にニッケル（Ｎｉ）等の結晶触媒物を半導体活性層の所定領域にに添加して、Ｎｉ添加領域２４５を形成する。この結晶触媒物は、アモルファスシリコンを結晶化する際に、結晶化を助長する役割を果たす。これにより、シリコンの結晶化を高め、高速動作のＴＦＴを形成することが可能である。なお、高速動作回路領域以外の領域はニッケルを添加せずにＮｉ無添加領域２４６としておく。
【０１９０】なお、結晶触媒物としては、ニッケル（Ｎｉ）の代わりにコバルト（Ｃｏ）、白金（Ｐｔ）、Ｃｕ（銅）、鉄（Ｆｅ）等を用いてもよい。
【０１９１】変形例において、画素電極については、透過型の場合では透明電極（ＩＴＯ等）を、反射型の場合では反射電極（Ａｌ等）を用いることが可能である。
【０１９２】この変形例によれば、第３の実施形態の場合と同様のしきい値電圧制御法により、各部分のＣＭＯＳ−ＴＦＴの各しきい値電圧が最適値（仕様値）に調整されるため、パネル性能は勿論、しきい値シフトによる局在的発熱が生じることなく、進行性劣化が抑止されて液晶パネルとしての信頼性が大幅に改善される。
【０１９３】
【発明の効果】本発明によれば、ＣＭＯＳ−ＴＦＴのしきい値電圧を容易且つ確実に高精度に設定することを可能とする半導体装置の製造方法及びしきい値電圧が高精度に設定されたＣＭＯＳ−ＴＦＴを有する半導体装置が実現する。
【０１９４】また、本発明によれば、電気特性が異なりそれぞれ動作電圧の異なる複数種のＣＭＯＳ−ＴＦＴを備えた画像表示装置について、各しきい値電圧を容易且つ確実に高精度に設定することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＣＭＯＳ−ＴＦＴの主要構成を示す概略断面図である。
【図２】アモルファスシリコン膜の成膜時でのしきい値電圧及びゼロ電流のｐ型不純物（Ｂ）添加の濃度依存性を示す特性図である。
【図３】ＣＭＯＳ−ＴＦＴのチャネル深さ方向についてのｐ型不純物（Ｂ）濃度分布を示す特性図である。
【図４】ｐ型不純物（Ｂ）添加によるＩd −Ｉg 特性の変化を示す特性図である。
【図５】第２の実施形態におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図７】非質量分離型イオンドーピング装置の主要構成を示す概略図である。
【図８】ＤＣイオンドーピング装置による低ドーズ量ドーピングの実験例を示す特性図である。
【図９】第２の実施形態の変形例１におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態の変形例２におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１１】第２の実施形態の変形例３におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１３】第２の実施形態の変形例４におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１４】第２の実施形態の変形例５におけるＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、ＣＭＯＳ−ＴＦＴの製造方法を工程順に示す概略断面図である。
【図１６】第３の実施形態の液晶表示装置の主要構成を示す概略平面図である。
【図１７】液晶表示装置の各駆動回路の主要構成を示す概略平面図である。
【図１８】液晶表示装置のゲート側駆動回路の主要構成を示す概略平面図である。
【図１９】液晶表示装置の構成要素であるＣＭＯＳ−ＴＦＴの機能を製造方法を説明するための模式図である。
【図２０】液晶表示装置の信号側駆動回路において、シフトレジスタ及びバッファの主要構成を示す概略回路図である。
【図２１】液晶表示装置の信号側駆動回路において、シフトレジスタのフリップフロップ部とバッファの主要構成を示す概略回路図である。
【図２２】液晶表示装置の信号側駆動回路において、アナログスイッチの主要構成を示す概略回路図である。
【図２３】各回路機能に応じてＣＭＯＳ−ＴＦＴ及び画素ＴＦＴのしきい値電圧を設定する原理説明図である。
【図２４】各回路機能に応じてＣＭＯＳ−ＴＦＴ及び画素ＴＦＴのしきい値電圧を設定する原理説明図である。
【図２５】液晶表示装置の画素セルの主要構成を示す概略回路図である。
【図２６】第３の実施形態の変形例の液晶表示装置の主要構成を示す概略平面図である。
【符号の説明】
１ 基板
２ 下地絶縁膜
３，５１，７１ ｐ型ＴＦＴ
４，５２，７２ ｎ型ＴＦＴ
５，６２ ゲート絶縁膜
６，５０，６１ ゲート電極
７ 層間絶縁膜
８ コンタクト孔
９ 金属配線膜
１１，１２，６５，６６ 動作半導体層
１１ａ，１１ｂ チャネル領域
１１ｂ ｐ- 領域
１１ｃ ｐ+ 領域
１２ｂ ｎ- 領域
１２ｃ ｎ+ 領域
１３，１４，４７，４９，７３，７４ ソース／ドレイン
２１ アモルファスシリコン膜
２２，３４ ｐ--多結晶シリコン膜
２３，４３，４４，４５，６７，６８ レジストマスク
３１ ノンドープのアモルファスシリコン膜
３２ ノンドープの多結晶シリコン膜
３３ 保護膜
３５ ｐ型ＴＦＴ領域
３６ ｎ型ＴＦＴ領域
４１ シリコン酸化膜（ゲート絶縁膜）
４２ アルミニウム合金膜
４６，４８ ＬＤＤ層
６３ ｐ--アモルファスシリコン膜
６４ 保護膜
１０１ プラズマ室
１０２ 引き出し電極
１０３ チャンバー
１０４ ＤＣフィラメント型イオン源
１０５ 原料ガスの導入口
１０６ ＤＣ電源
２０１ 液晶表示装置
２０２，２３２ ＴＦＴ基板
２０３，２３３ 表示部
２０４，２３４ 信号側駆動回路
２０５，２３５ ゲート側駆動回路
２０６，２４７ コモン基板
２０９ 低電圧部
２１０ 高電圧部
２１１ レベル変換回路
２１２ 双方向スイッチ
２１３，２１７ シフトレジスタ
２１４ マルチプレクサ
２１５ 画素セル
２１６，２１８ バッファ部
２１９ フリップフロップ
２２０ アナログスイッチ
２２１ 画素ＴＦＴ
２２２ 走査線
２２３ 信号線
２３５，２５０，２５３，２５４，２５５，２５８，２５９ ＣＭＯＳ−ＴＦＴ
２４１ 液晶セル
２４２ キャパシタ
２４３，２５２，２５７ ｐ型ＴＦＴ
２４４，２５１，２５６ ｎ型ＴＦＴ
２６０ ビデオ信号線
【特許請求の範囲】
【請求項１】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置の製造方法において、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域を含む全体に、非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに、選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び前記選択的添加により、前記ｐ型及びｎ型薄膜トランジスタのしきい値電圧をそれぞれ独立に設定することを特徴とする半導体装置の製造方法。
【請求項２】 前記非選択的添加は、前記動作半導体層となる薄膜の厚み方向にほぼ均一又はブロードに変化する濃度分布となるように行い、前記選択的添加は、前記薄膜の厚み方向について表面近傍にピークをもつ濃度分布となるように行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】 前記動作半導体層となる薄膜を非晶質シリコン膜として前記非選択的添加を施した後、前記非晶質シリコン膜にレーザ光を照射して結晶化させる工程を含み、しかる後、前記多結晶シリコン膜に前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】 非晶質シリコン膜にレーザ光を照射して結晶化させて多結晶シリコン膜を形成する工程を含み、しかる後、前記動作半導体層となる薄膜を前記多結晶のシリコン膜として前記非選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】 前記選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】 前記非選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含み、しかる後、前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】 前記各島状の領域の上層にゲート絶縁膜を介してゲート電極をパターン形成する工程を含み、しかる後、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で前記選択的添加を施すことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】 ゲート電極をパターン形成する工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する工程とを含み、しかる後、前記ゲート絶縁膜上に前記動作半導体層となる薄膜を形成し、前記非選択的添加及び前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】 前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程を有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まるような更なる高濃度のｎ型不純物の添加とを施す工程と、ｐ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】 前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程と、前記各島状の領域を含む全体に、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加とを施す工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなり、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳトランジスタを備えた半導体装置の製造方法において、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、前記各素子群の全体に対して前記各素子群に必要な所定回数だけ順次行なうことにより、前記各素子群毎に前記各動作電圧に応じたしきい値電圧を設定し、前記各素子群を構成する前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定することを特徴とする半導体装置の製造方法。
【請求項１３】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】 複数の画素が行列状に配設されてなる画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを含む画像表示装置の製造方法において、前記画像表示部、前記第１及び第２の制御回路の少なくとも１つに設けられ、ｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを形成するに際して、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、それぞれ前記各ＣＭＯＳトランジスタに必要な所定回数だけ順次行なうことにより、前記各動作電圧に応じて前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定することを特徴とする画像表示装置の製造方法。
【請求項１５】 前記画像表示部は、液晶セルを前記画素として有するとともに動作電圧の高いＣＭＯＳトランジスタを有しており、前記第１の制御回路は、比較的動作電圧の低いＣＭＯＳトランジスタを有する低電圧動作部と、前記動作電圧の高いＣＭＯＳトランジスタを有する高電圧動作部とを備えて構成されていることを特徴とする請求項１４に記載の画像表示装置の製造方法。
【請求項１６】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置において、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布にｐ型不純物が１×１０18／ｃｍ3 以下の濃度となるように添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有することを特徴とする半導体装置。
【請求項１８】 前記ｐ型及びｎ型の各薄膜トランジスタは、各動作半導体層、ゲート絶縁膜、ゲート電極がこの順に幅狭となるように形成されており、前記各動作半導体層のソース／ドレインが前記各幅に対応したＬＤＤ構造とされていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】 前記各薄膜トランジスタのソース／ドレインの下層にゲート絶縁膜を介してゲート電極がパターン形成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】 複数の画素が行列状に配置された画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを備え、前記画像表示部、前記第１の制御回路及び前記第２の制御回路の少なくとも１つの構成要素としてｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを備え、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布となるようにｐ型不純物が添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有するように構成されていることを特徴とする画像表示装置。
【請求項２１】 前記ｐ型薄膜トランジスタの前記チャネル領域のｐ型不純物濃度が１×１０18／ｃｍ3 以下とされていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】 前記画像表示部は、液晶セルを前記画素として有するとともに動作電圧の高いＣＭＯＳトランジスタを有しており、前記第１の制御回路は、比較的動作電圧の低いＣＭＯＳトランジスタを有するシフトレジスタと、前記動作電圧の高いＣＭＯＳトランジスタを有する出力バッファーとを備えて構成されていることを特徴とする請求項２０に記載の画像表示装置。
【請求項１】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置の製造方法において、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域を含む全体に、非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに、選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び前記選択的添加により、前記ｐ型及びｎ型薄膜トランジスタのしきい値電圧をそれぞれ独立に設定することを特徴とする半導体装置の製造方法。
【請求項２】 前記非選択的添加は、前記動作半導体層となる薄膜の厚み方向にほぼ均一又はブロードに変化する濃度分布となるように行い、前記選択的添加は、前記薄膜の厚み方向について表面近傍にピークをもつ濃度分布となるように行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】 前記動作半導体層となる薄膜を非晶質シリコン膜として前記非選択的添加を施した後、前記非晶質シリコン膜にレーザ光を照射して結晶化させる工程を含み、しかる後、前記多結晶シリコン膜に前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】 非晶質シリコン膜にレーザ光を照射して結晶化させて多結晶シリコン膜を形成する工程を含み、しかる後、前記動作半導体層となる薄膜を前記多結晶のシリコン膜として前記非選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】 前記選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】 前記非選択的添加を施した後、前記動作半導体層となる薄膜を前記ｐ型及びｎ型の薄膜トランジスタとなる領域にそれぞれ島状に分離形成する工程を含み、しかる後、前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】 前記各島状の領域の上層にゲート絶縁膜を介してゲート電極をパターン形成する工程を含み、しかる後、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で前記選択的添加を施すことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】 ゲート電極をパターン形成する工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する工程とを含み、しかる後、前記ゲート絶縁膜上に前記動作半導体層となる薄膜を形成し、前記非選択的添加及び前記選択的添加を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】 前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程を有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まるような更なる高濃度のｎ型不純物の添加とを施す工程と、ｐ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】 前記非選択的添加が施された前記薄膜から分離形成された前記各島状の領域の上層に、ゲート絶縁膜及びゲート電極を前記島状の領域、前記ゲート絶縁膜、前記ゲート電極の順に幅狭となるようにパターン形成する工程と、前記各島状の領域を含む全体に、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で前記選択的添加に比して高濃度のｐ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で更なる高濃度のｐ型不純物の添加とを施す工程とを有し、前記選択的添加を、ｎ型となる前記島状の領域側のみ露出させた状態で、ｐ型不純物が前記ゲート電極及び前記ゲート絶縁膜を通過して前記ゲート電極下に対応する前記島状の領域内に止まる条件で行い、ｎ型となる前記島状の領域側のみ露出させた状態で、前記ゲート絶縁膜の露出部位を通過して当該露出部位に対応する前記島状の領域内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加と、前記島状の領域の露出部位内に止まる条件で対応する部位がｎ型となり得る濃度のｎ型不純物の添加とを施す工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなり、動作電圧の異なる少なくとも２種の素子群に分類される複数のＣＭＯＳトランジスタを備えた半導体装置の製造方法において、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、前記各素子群の全体に対して前記各素子群に必要な所定回数だけ順次行なうことにより、前記各素子群毎に前記各動作電圧に応じたしきい値電圧を設定し、前記各素子群を構成する前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定することを特徴とする半導体装置の製造方法。
【請求項１３】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】 複数の画素が行列状に配設されてなる画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを含む画像表示装置の製造方法において、前記画像表示部、前記第１及び第２の制御回路の少なくとも１つに設けられ、ｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを形成するに際して、動作半導体層となる薄膜の前記ｐ型及びｎ型の薄膜トランジスタとなる領域に非選択的にｐ型不純物を添加する工程と、前記薄膜の前記ｎ型の薄膜トランジスタとなる領域のみに選択的にｐ型不純物を前記非選択的添加に比して高濃度となるように添加する工程と、前記薄膜を熱処理して添加されたｐ型不純物を活性化する工程とを含み、前記非選択的添加及び／又は前記選択的添加を、それぞれ前記各ＣＭＯＳトランジスタに必要な所定回数だけ順次行なうことにより、前記各動作電圧に応じて前記ｐ型及びｎ型の各薄膜トランジスタのしきい値電圧を独立に設定することを特徴とする画像表示装置の製造方法。
【請求項１５】 前記画像表示部は、液晶セルを前記画素として有するとともに動作電圧の高いＣＭＯＳトランジスタを有しており、前記第１の制御回路は、比較的動作電圧の低いＣＭＯＳトランジスタを有する低電圧動作部と、前記動作電圧の高いＣＭＯＳトランジスタを有する高電圧動作部とを備えて構成されていることを特徴とする請求項１４に記載の画像表示装置の製造方法。
【請求項１６】 前記非選択的添加は、前記動作半導体層となる薄膜の形成時にガス添加又はイオンドーピングにより行ない、前記選択的添加は、イオンドーピングにより行なうことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】 ｐ型及びｎ型の各薄膜トランジスタが形成されてなるＣＭＯＳ型の半導体装置において、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布にｐ型不純物が１×１０18／ｃｍ3 以下の濃度となるように添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有することを特徴とする半導体装置。
【請求項１８】 前記ｐ型及びｎ型の各薄膜トランジスタは、各動作半導体層、ゲート絶縁膜、ゲート電極がこの順に幅狭となるように形成されており、前記各動作半導体層のソース／ドレインが前記各幅に対応したＬＤＤ構造とされていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】 前記各薄膜トランジスタのソース／ドレインの下層にゲート絶縁膜を介してゲート電極がパターン形成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】 複数の画素が行列状に配置された画像表示部と、前記画像表示部の行方向を駆動制御する第１の制御回路と、前記画像表示部の列方向を駆動制御する第２の制御回路とを備え、前記画像表示部、前記第１の制御回路及び前記第２の制御回路の少なくとも１つの構成要素としてｐ型及びｎ型の各薄膜トランジスタが形成されてなる動作電圧の異なる各ＣＭＯＳトランジスタを備え、前記ｐ型薄膜トランジスタは、そのチャネル領域に厚み方向にほぼ均一又はブロードに変化する濃度分布となるようにｐ型不純物が添加されてなる第１の動作半導体層を有しており、前記ｎ型薄膜トランジスタは、そのチャネル領域に厚み方向について表面近傍にピークをもつ濃度分布にｐ型不純物が前記第１の動作半導体層に比して高濃度となるように添加されてなる第２の動作半導体層を有するように構成されていることを特徴とする画像表示装置。
【請求項２１】 前記ｐ型薄膜トランジスタの前記チャネル領域のｐ型不純物濃度が１×１０18／ｃｍ3 以下とされていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】 前記画像表示部は、液晶セルを前記画素として有するとともに動作電圧の高いＣＭＯＳトランジスタを有しており、前記第１の制御回路は、比較的動作電圧の低いＣＭＯＳトランジスタを有するシフトレジスタと、前記動作電圧の高いＣＭＯＳトランジスタを有する出力バッファーとを備えて構成されていることを特徴とする請求項２０に記載の画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１６】
【図１４】
【図１５】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１６】
【図１４】
【図１５】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０００−１９６０９６（Ｐ２０００−１９６０９６Ａ）
【公開日】平成１２年７月１４日（２０００．７．１４）
【国際特許分類】
【出願番号】特願平１０−３７１９０１
【出願日】平成１０年１２月２８日（１９９８．１２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１２年７月１４日（２０００．７．１４）
【国際特許分類】
【出願日】平成１０年１２月２８日（１９９８．１２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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