【課題】 樹脂封止に代表される物理的なストレスを受けた場合であっても、半導体層が歪むことが抑制され、信頼性の向上した半導体装置を提供する。
【解決手段】 本発明の半導体装置は、
半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層３２と、
前記ゲート絶縁層３２の上方に設けられたゲート電極３４と、
前記半導体層１０に設けられ、ソース領域およびドレイン領域３８と、を含み、
前記ゲート電極３４の鉛直下方の前記半導体層１０中には、補強層４０が設けられている。 （もっと読む）

【課題】トランジスタにおけるキャリア移動度を向上させることができる半導体装置を提供する。
【解決手段】半導体装置１００は、半導体基板上に配されたｎチャネルトランジスタ１１８と、半導体基板上に配されたｐチャネルトランジスタ１１６と、ｎチャネルトランジスタ１１８とｐチャネルトランジスタ１１６とに隣接する圧電ライナ１１０とを備えている。 （もっと読む）

【課題】寄生キャパシタンスの低下及びパンチスルー特性の改善により、リフレッシュ特性を向上させた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子は、半導体基板２０１上に形成されて活性領域を提供し、側壁下部端に凹部が形成された半導体層２０３、２０４と、素子分離用の第１の絶縁膜２０２Ａと、第１の絶縁膜２０２及び半導体層２０３、２０４の側壁に形成された素子分離用の第２の絶縁膜２０６とを備えている。半導体素子の製造方法は、半導体基板２０１の一部の領域を露出させた第１の絶縁膜２０２Ａを形成するステップ、第１の半導体層２０３を形成するステップ、第２の半導体層２０４Ａを形成するステップ、第２の半導体層２０４Ａ及び第１の絶縁膜２０２Ａを選択的にエッチングするステップ、第１の絶縁膜２０２Ａを除去するステップ及び第２の絶縁膜２０６を形成するステップを含む。 （もっと読む）

シリコン基材３１上に、シリコンゲルマニウム層３２、シリコン層３３及び酸化シリコン層３４が順次に形成されたアセンブリに対して開口部３５を形成し、酸化シリコン層３４及び開口部３５の内表面を覆うようにして追加の酸化シリコン層３６を形成する。次いで、シリコンゲルマニウム層３２をエッチング除去し、シリコン基材３１及びシリコン層３３に熱酸化処理及びアニール処理を順次に施して熱酸化層３７及び３８を形成する。次いで、平坦化膜３９を形成し、平坦化処理を行って、シリコンからなる島状部１２が酸化シリコンからなる絶縁部材１３内に埋設されてなる半導体基板１０を作製する。これにより、素子間分離に基づいて高集積ＣＭＯＳＬＳＩを簡易に形成することができ、ＳＯＩ層及びＢＯＸ層を十分に薄層化することにより、短チャネル効果を抑制することができ、しかもＳＯＩ層及びＢＯＸ層を多層にすることができる。
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【課題】 ＳＯＩおよびＧＯＩの両部分に対して用いられるＣＭＯＳの製造方法を好適に提供すること。
【解決手段】 本発明によるシリコンベースのＣＭＯＳを製造する方法は、シリコン基板ウェハを用意する工程（１２）、シリコン基板ウェハ上に絶縁層を堆積させる工程（１４）、絶縁層をパターニングおよびエッチングする工程（１６）、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程（１８）、多結晶ゲルマニウムをパターニングおよびエッチングする工程（２０）、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程（２２）、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程（２４）、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程（２６）、これにより単結晶ゲルマニウム層を形成する工程、ＣＭＯＳデバイスを完成させる工程（２８）を含む。 （もっと読む）

【課題】 特定のデバイスのための最適な性能を与える異なる結晶配向をもつ基板上に形成された一体型半導体デバイスを提供すること。
【解決手段】 少なくとも１つのデバイスが該デバイスに最適な第１の結晶表面上に形成され、一方、他のデバイスが該他のデバイスに最適な、第１の結晶表面とは異なる第２の結晶表面上に形成された、一体型半導体構造が提供される。一体型構造体を形成する方法は、第１の結晶配向の少なくとも第１の半導体層と第２の異なる結晶配向の第２の半導体層とを含む結合された基板を用意するステップを含む。結合された基板の一部が保護されて第１のデバイス領域が定められ、結合された基板の別の部分が保護されないまま残される。結合された基板の保護されない部分がエッチングされて、第２の半導体層の表面が露出され、その露出された表面上に半導体材料が再成長させられる。平坦化後に、第１デバイス領域に第１半導体デバイスが形成され、再成長させられた材料上に少なくとも１つの第２半導体デバイスが形成される。
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本発明は、半導体素子１０の製造方法に関し、半導体デバイス１０は、基板１１と、少なくとも一つの半導体素子１が形成された半導体本体１２とを具え、基板１１には半導体層２が形成され、シリコンとゲルマニウムとの混晶を具えてなる半導体層２はシリコン−ゲルマニウム層２と称され、基板１１に近接する下面と、基板１１から遠く離れた上面とを有し、シリコン−ゲルマニウム層２はその一表面で酸化処理を受ける一方、シリコン−ゲルマニウム層２の他の表面は阻止層３により酸化処理から保護される。本発明によれば、阻止層３がシリコン−ゲルマニウム層２の上面に形成され、キャビティ５が半導体本体の中でシリコン−ゲルマニウム層２の下方に形成され、そしてシリコン−ゲルマニウム層２の下面がキャビティ５を介して酸化処理を受ける。この方法によれば、酸化処理後のシリコン−ゲルマニウム層２の表面は、粗面化および／またはパイルアップに悩まされることのないデバイス１０を得ることができる。これは例えば、シリコン−ゲルマニウム層２の上または内部に、格別なＭＯＳＦＥＴを優れた特性および多産で製造することを可能にする。
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【課題】バルク半導体を用いて簡単な構造で微細化と高性能化を可能としたトランジスタを持つＮＡＮＤゲート回路及びダイナミック回路を提供する。
【解決手段】ソース及びドレイン拡散層は、低抵抗領域とこれより低不純物濃度で浅い拡張領域とから構成される。ソース及びドレイン拡散層の間のチャネル領域には、第１導電型の第１の不純物ドープ層と、この第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、この第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とが形成され、第１の不純物ドープ層は、その接合深さがソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、第２の不純物ドープ層は、第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定される。 （もっと読む）

【課題】 同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減する。
【解決手段】 素子分離溝２Ａの幅ｗ１が、ゲート電極１０Ｄの延在する方向と直行する方向において、低耐圧のゲート電極となった多結晶シリコン膜の膜厚（ｔ１）と、ゲート絶縁膜８の膜厚（ｔ２）と、ゲート電極１０Ｄの加工上の位置合わせ余裕寸法（ｔ３）との和より大きくなるようにし、平面においてゲート電極１０Ｄと重ならない領域ではその多結晶シリコン膜の膜厚（ｔ１）より大きくなるように素子分離溝２Ａを予め形成しておく。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）

【課題】
Ｇｅ元素を用いることなく、プロセス信頼性や結晶品質が高く、応力管理が容易な、歪みＳｉを利用した高移動度チャネルを有する半導体装置を提供する。
【解決手段】
Ｓｉ基板の表面に、３００ｎｍ以下の段差ｄがついた絶縁膜１２，１４を形成し、絶縁膜１４の窓あけ部から横方向に延びて該絶縁膜１４を覆うように、８００℃以上の高温でＳｉ単結晶のエピタキシャル成長を行う。次に、ＣＭＰ研磨により絶縁膜１２をストッパとしてエピタキシャル層２２を研磨し、段差ｄと同じ厚みに制御されたＳｉ層を有するＳＯＩ領域を得る。該ＳＯＩ領域では、Ｓｉと絶縁膜の熱膨張率差と、成膜温度及び室温との温度差により残留応力２６が発生し、Ｓｉに引っ張り応力がかかって格子歪みが発生する。前記ＳＯＩ領域にＭＯＳ構造を形成することで、高移動度チャネルを有する歪みＳｉ−ＭＯＳＦＥＴが得られる。 （もっと読む）

【課題】 複数のＭＯＳＦＥＴを異なる面方位を有する基板上に形成する。
【解決手段】 半導体装置の基板を、第１面方位を有する第１シリコンと、第１シリコンの一部に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンとを有するものとする。そして、第１シリコン上に、第１ゲート電極を含む第１トランジスタを形成し、第２シリコン上に、第２ゲート電極を含む第２トランジスタを形成する。このとき、第１シリコン膜表面と、第２シリコン膜表面との高さの差は、第１ゲート電極又は第２ゲート電極のゲート長よりも小さいものとする。あるいは、ここで、第１ゲート電極表面の第１シリコン表面からの高さは、第２ゲート電極表面の第１シリコン表面からの高さと同じであるようにする。 （もっと読む）

【課題】 半導体層の膜厚分布を低減しつつ、ＳＯＩトランジスタを安価に形成できるようにする。
【解決手段】 半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の半導体基板１の側壁に酸化膜１１を形成し、溝６と直交する方向に沿って配置されたゲート電極２２を第２半導体層３上に形成する。 （もっと読む）

【課題】平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板を提供する。
【解決手段】パターンドＳＯＩ基板１００の製造プロセスにおいてバルク領域１０３にあらかじめエッチングによって段差を作り、パターンドＳＯＩ基板１００を形成する工程において、シリコン基板１０４表面の段差を低減することで、シリコン基板表面の段差が発生するために確保することが困難であった露光時のフォーカスマージンを確保する。 （もっと読む）

【課題】ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】半導体基板１上にゲート絶縁膜を介してゲート電極４を形成する工程と、前記ゲート電極４の側壁にゲート電極サイドウォール６を形成する工程と、前記ゲート電極サイドウォール６の両側にソース・ドレイン２、３を形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン２、３のｐｎ接合領域に重なる絶縁体７を形成する工程を有することを特徴とする。 （もっと読む）

【課題】 酸素イオン注入工程とアニール工程を半導体装置の製造方法に応用し
、半導体装置のコストパフォーマンスを著しく向上させた半導体装置とその製造
方法の提供。
【解決手段】 ゲート酸化膜厚の異なる複数のMOSFETおよび素子分離領域を酸素
インプラを用いた新しい製造方法で構築し、パフォーマンスに優れた半導体集積
回路装置を構成する。 （もっと読む）

第１結晶方位を有する基板１８を含む半導体装置が提供される。基板１８上には第１絶縁層１４が重なり、第１絶縁層１４上には複数のシリコン層が重なる。第１シリコン層４２は、第２結晶方位および結晶面を有するシリコンを含む。第２シリコン層２５は、第２結晶方位と、第１シリコン層４２の平面に対して実質的に直角である結晶面を有する。正孔移動度は（１１０）面においてより高いので、半導体装置のパフォーマンスは、特定の結晶面方位を有するシリコン層を選択することで高めることができる。
さらに、半導体装置の形成法が提供される。第１結晶方位を有し、第１絶縁層１４が上に形成された第１シリコン基板１８と、第１絶縁層１４上に重なる、第２結晶方位および結晶面を有する第１シリコン層１９とを含むシリコン・オン・インシュレータ構造は、第２シリコン基板２０に結合される。第２シリコン基板２０は第２結晶方位および結晶面を有し、第２絶縁層２４がその上に形成される。第２シリコン基板２０は、水素イオンを第２シリコン基板２０に注入することで生成される線欠陥２２を含む。第２シリコン基板２０の結晶面は、第１シリコン層１９の結晶面に対して実質的に直角に方向付けられる。第２シリコン基板２０は線欠陥２２に沿って分離されるとともに除去され、第２絶縁層２４および第２シリコン層２５がシリコン・オン・インシュレータ構造上に残る。次に、シリコン・オン・インシュレータ構造を異なる結晶方位からなるシリコン層にまで選択的にエッチングし、エッチングした領域に選択的エピタキシャルシリコン層を成長させ、その後、シリコン・オン・インシュレータ構造を化学機械研磨によって平坦化することによって、異なる結晶方位を有する複数のデバイスを単一のプレーナシリコン・オン・インシュレータ構造上に形成することができる。
（もっと読む）

【課題】 複合表面配向基板をもつトレンチ・キャパシタを形成する方法を提供する。
【解決手段】 複合表面配向をもつ単一のチップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成する方法が開示される。この方法は、（１００）表面配向シリコン上のｎ型相補型金属酸化膜半導体（ＣＭＯＳ）デバイスＳＯＩアレイ及び論理トランジスタ、並びに（１１０）表面配向シリコン上のｐ型ＣＭＯＳ論理トランジスタを含んだ、高性能なシステム・オン・チップ（ＳｏＣ）を製造することを可能にする。さらに、この方法は、複合表面配向ＳＯＩ及びバルク基板の内部にシリコン基板トレンチ・キャパシタを作成することを可能にする。アレイ・マスクの開口及びシリコンのエピタキシャル成長のためのパターン付けが、同じステップで同じマスクを用いて達成される点で、コスト節減が実現される。 （もっと読む）

【課題】耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供する。
【解決手段】部分ＳＯＩ基板を用いて、酸化膜５２のある箇所に横型のプレーナゲートの第１ＭＯＳＦＥＴ部１を形成し、酸化膜５２がない箇所に縦型のトレンチゲートの第２ＭＯＳＦＥＴ部２を第１ＭＯＳＦＥＴ部１に隣接して形成し、第２ｎドリフト領域５３と第２ｐベース領域５６のｐｎ接合の第２ｎ⁺ ドレイン領域５１からの高さＨ１を酸化膜５２と第１ｐベース領域５４の界面の第２ｎ⁺ ドレイン領域５１からの高さＨ２より低くする。こうすることで、酸化膜５２にフィールドプレートの働きをさせて、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高くし、第２ＭＯＳＦＥＴ部２のオン抵抗を低減し、半導体チップの小型化を図る。 （もっと読む）