ＭＯＳ型電界効果トランジスタ及びその製造方法
【課題】ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】半導体基板１上にゲート絶縁膜を介してゲート電極４を形成する工程と、前記ゲート電極４の側壁にゲート電極サイドウォール６を形成する工程と、前記ゲート電極サイドウォール６の両側にソース・ドレイン２、３を形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン２、３のｐｎ接合領域に重なる絶縁体７を形成する工程を有することを特徴とする。
【解決手段】半導体基板１上にゲート絶縁膜を介してゲート電極４を形成する工程と、前記ゲート電極４の側壁にゲート電極サイドウォール６を形成する工程と、前記ゲート電極サイドウォール６の両側にソース・ドレイン２、３を形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン２、３のｐｎ接合領域に重なる絶縁体７を形成する工程を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板のシリコン層内部に絶縁体を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したＭＯＳ型電界効果トランジスタが求められるようになってきた。ところが、ＭＯＳ型電界効果トランジスタは、構造の微細化を進めることにより、ゲート電圧が０Ｖのときのスタンバイ電流は増大し、消費電力を増大させることが知られている。このために、従来は、チャネル不純物濃度増大、ポケット不純物濃度増大により、ドレイン電極からの空乏層の広がりを抑制することで、トランジスタオフ時のスタンバイ電流を低減していた。
しかしながら、この方法は、チャネル不純物濃度が増大するため、素子動作時の垂直電界が大きくなり、移動度が低下し、駆動電流が低下するという問題点があった。
また、ソース・ドレイン領域の接合深さに関しては、接合深さが深いと寄生抵抗が低減され、駆動電流は増大するが、リーク電流が増大し、消費電力を増大させ、また、接合リークも増大し、高速動作も阻害するという問題点があった。
【０００３】
特許文献１では、ソース・ドレイン領域に選択的に堆積または成長させたイオン透過率の低い材料をマスクにして、基板内部の高濃度不純物層をソース・ドレイン領域内に存在させることなく、チャネル部およびゲート両脇部に形成し、パンチスルーを抑制し、寄生容量およびリーク電流を小さくする半導体装置が開示されている。
また、特許文献２では、ゲート電極の下の単結晶半導体層内のチャネルが形成される領域より深部に、ソース・ドレイン間のパンチスルー電流路を遮るように絶縁層を具備する半導体装置が開示されている。
しかしながら、上記方法では、絶縁層がゲート電極に自己整合的に形成されていないため、素子によってリーク電流にバラツキが発生する可能性があった。
【０００４】
【特許文献１】特開平０７−１３０９９５号公報
【特許文献２】特開昭６４−２８９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記問題点に鑑み、本発明は、ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は以下のことを特徴とする。
１．本発明のＭＯＳ型電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にゲート電極サイドウォールを形成する工程と、前記ゲート電極サイドウォールの両側にソース・ドレインを形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレインのｐｎ接合領域に重なる絶縁体を形成する工程を有することを特徴とする。
２．前記絶縁体が、ゲート電極サイドウォールに自己整合的に形成されることを特徴とする。
３．前記絶縁体が、前記ゲート電極にゲートバイアスを印加した際に生成する反転層より下方に形成されることを特徴とする。
４．前記絶縁体が、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする。
５．前記ゲート電極サイドウォールに自己整合的にソース・ドレイン領域をエッチングする工程と、前記ゲート電極サイドウォールを覆うように絶縁膜を堆積する工程と、前記半導体基板に選択的にシリコンを成長する工程とを有することを特徴とする。
【０００７】
６．また、本発明のＭＯＳ型電界効果トランジスタは、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極サイドウォールと、前記ゲート電極サイドウォールの両側に形成されたソース・ドレインとを有するＭＯＳ型電界効果トランジスタであって、前記ソース・ドレインのｐｎ接合領域に重って絶縁体を有することを特徴とする。
７．前記絶縁体の前記ゲート電極側側面が、前記ゲート電極サイドウォールの外壁端部直下に整合していることを特徴とする。
８．前記絶縁体を、前記ゲート電極にゲートバイアスを印加した際に生成する反転層の領域より下方に有することを特徴とする。
９．前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする。
１０．前記ソース・ドレインは、前記半導体基板上に選択成長したシリコン膜からなることを特徴とする。
【発明の効果】
【０００８】
本発明のＭＯＳ型電界効果トランジスタの製造方法により、ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することができる。
また、このＭＯＳ型電界効果トランジスタの製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【００１０】
図１は、本発明のＭＯＳ型電界効果トランジスタの断面を示す図である。ソース・ドレイン２、３とボディ１との間のｐｎ接合領域に重なるように、直接、絶縁体７を挿入して埋め込んでいる。さらに、この絶縁体はゲート電極サイドウォール６に自己整合的に形成されている。これにより、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１１】
図２は、図１の絶縁体が積層構造からなる状態を示す図である。埋め込んだ絶縁体をシリコン酸化膜（ＳｉＯ２）７とシリコン窒化膜（ＳｉＮ）８との積層構造にすることで、埋め込んだ絶縁体のストレスにより、トランジスタの移動度が低下することを防ぐことができ、チャネル領域に及ぼすストレスを制御し、移動度を向上させている。
【実施例】
【００１２】
以下、実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。
【００１３】
（実施例１）
図３、図４、図５は、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図３（ａ）は、半導体基板にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図３（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図３（ｃ）は、ＳｉＯ２を半導体基板の側壁に形成した状態を示す図である。図４（ｄ）は、エッチバックによりゲート電極サイドウォール及び絶縁体を形成した状態を示す図である。図４（ｅ）は、ソース・ドレイン領域にシリコン（Ｓｉ）をＣＶＤで堆積した状態を示す図である。図４（ｆ）は、パンチスルーストップ、エクステンション及びソース・ドレイン領域に注入を行った状態を示す図である。図５（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図５（ｈ）は、実施例１に係るＭＯＳ型電界効果トランジスタの断面を示す図である。
【００１４】
図３に示すように、製造プロセスにおける素子分離工程終了後、半導体基板１に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。以下に示す実施例では、半導体基板としてシリコン（Ｓｉ）基板を用いる。次に、ＳｉＯ２からなるサイドウォール６をゲート側壁に形成した後、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、熱酸化工程により、例えばＳｉＯ２を半導体基板側壁に形成する。
次に、図４に示すように、エッチバックにより、掘り込んだソース／ドレイン領域の側壁に絶縁体７を形成する。このとき、絶縁体７のゲート電極４側の側面はゲート電極サイドウォール６の外壁部の直下に整合している。さらに、絶縁体７の高さが、トランジスタオン時に、２次元電子（又は、２次元正孔）が形成される領域より低くなるように、エッチングのオーバー量を調整する。その後、ソース・ドレイン領域に、ＳｉをＣＶＤで堆積し、一度形成したゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、再びゲート電極サイドウォール６を形成し、ソース・ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、図５に示すように、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜９を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例１のＭＯＳ型電界効果トランジスタができあがる。
ソース・ドレイン領域２、３とボディ領域１との間のｐｎ接合領域に重なるように、直接、絶縁体７を挿入することにより、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１５】
（実施例２）
図６は、実施例２として、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。
図６（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図６（ｂ’）は、サイドウォールを除去した状態を示す図である。図６（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。
【００１６】
製造プロセスにおける素子分離工程終了後、実施例１の図３（ａ）に示すように、半導体基板に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。次に、サイドウォール６をゲート側壁に形成した後、図６（ｂ）に示すように、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、図６（ｂ’）に示すように、一度ゲート電極サイドウォール６を除去する。その後、図６（ｃ）に示すように、ＣＶＤにより、例えばシリコン酸化膜（ＳｉＯ２）を半導体基板１側壁及びゲート電極４の側壁に堆積する。一度、ゲート電極サイドウォール６を除去することにより、半導体基板側壁及びゲート電極の側壁に実施例１より薄いシリコン酸化膜を堆積することができる。ここでは、堆積するシリコン酸化膜の膜厚を、除去する前のゲート電極サイドウォール６の膜厚より薄くしている。次に、実施例１と同様に、エッチバックにより、掘り込んだソース／ドレイン領域の側壁に絶縁体７を形成する。堆積するシリコン酸化膜の膜厚を、除去する前のゲート電極サイドウォール６の膜厚より薄くし、エッチングのオーバー量を調整することで、絶縁体７の高さが、トランジスタオン時に、２次元電子（あるいは、２次元正孔）が形成される領域より低くなるように制御できる。
【００１７】
その後、ソース・ドレイン領域に、ＳｉをＣＶＤにより堆積し、ゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、ゲート電極サイドウォール６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例２のＭＯＳ型電界効果トランジスタができあがる。
以上により、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１８】
（実施例３）
図７は、実施例３として、実施例１及び２に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。
図７（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。図７（ｃ’）は、図７（ｃ）に示すＳｉＯ２の上にＳｉＯＮを積層した状態を示す図である。
【００１９】
製造プロセスにおける素子分離工程終了後、実施例１の図３（ａ）に示すように、半導体基板に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。次に、サイドウォールをゲート側壁に形成した後、実施例２の図６（ｂ）に示すように、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、図６（ｂ’）に示すように、一度ゲート電極サイドウォール６を除去する。その後、図７（ｃ）に示すように、ＣＶＤにより、例えばＳｉＯ２を半導体基板１側壁及びゲート電極４の側壁に堆積する。このとき、堆積する幕厚を、除去したゲート電極サイドウォール６より薄くする。その後、図７（ｃ’）に示すように、ＣＶＤにより、例えばＳｉＮをＳｉＯ２の上に堆積することで、ＳｉＯ２／ＳｉＮの積層構造とする。
【００２０】
次に、エッチバックにより、掘り込んだソース／ドレイン領域の側壁にチャネル領域に及ぼすストレス制御可能なＳｉＯ２／ＳｉＮの積層構造からなる絶縁体７を形成する。このとき、エッチングのオーバー量を調整することで、絶縁体７の高さが、トランジスタオン時に、２次元電子（あるいは、２次元正孔）が形成される領域より低くなるように制御できる。その後、ソース・ドレイン領域に、ＳｉをＣＶＤにより堆積し、ゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、ゲート電極サイドウォール６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例３のＭＯＳ型電界効果トランジスタができあがる。
以上、実施例３では、絶縁体７をＳｉＯ２／ＳｉＮの積層構造にすることで、絶縁体７のストレスにより、トランジスタの移動度が低下することを防ぐことができ、チャネル領域に及ぼすストレスを制御し、移動度を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明のＭＯＳ型電界効果トランジスタの断面を示す図である。
【図２】絶縁膜サイドウォールが積層構造からなる状態を示す図である。
【図３】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、半導体基板にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＳｉＯ２を半導体基板の側壁に形成した状態を示す図である。
【図４】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エッチバックによりサイドウォールを形成した状態を示す図である。（ｅ）は、ソース・ドレイン領域にＳｉをＣＶＤで堆積した状態を示す図である。（ｆ）は、パンチスルーストップ、エクステンション及びソース・ドレイン領域に注入を行った状態を示す図である。
【図５】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。（ｈ）は、実施例１に係るＭＯＳ型電界効果トランジスタの断面を示す図である。
【図６】実施例２として、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｂ’）は、サイドウォールを除去した状態を示す図である。（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。
【図７】実施例３として、実施例１及び２に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。 （ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。（ｃ’）は、（ｃ）に示すＳｉＯ２の上にＳｉＮを積層した状態を示す図である。
【符号の説明】
【００２２】
１ 半導体基板
２ ソース領域
３ ドレイン領域
４ ゲート電極
５ ゲート絶縁膜
６ ゲート電極サイドウォール
７ 絶縁体（ＳｉＯ２）
８ 絶縁体（ＳｉＮ）
９ コンタクトエッチングストップ膜（ＳｉＮ）
１０ シリサイド
１２ 層間絶縁膜
１３ 電極
【技術分野】
【０００１】
本発明は、半導体基板のシリコン層内部に絶縁体を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したＭＯＳ型電界効果トランジスタが求められるようになってきた。ところが、ＭＯＳ型電界効果トランジスタは、構造の微細化を進めることにより、ゲート電圧が０Ｖのときのスタンバイ電流は増大し、消費電力を増大させることが知られている。このために、従来は、チャネル不純物濃度増大、ポケット不純物濃度増大により、ドレイン電極からの空乏層の広がりを抑制することで、トランジスタオフ時のスタンバイ電流を低減していた。
しかしながら、この方法は、チャネル不純物濃度が増大するため、素子動作時の垂直電界が大きくなり、移動度が低下し、駆動電流が低下するという問題点があった。
また、ソース・ドレイン領域の接合深さに関しては、接合深さが深いと寄生抵抗が低減され、駆動電流は増大するが、リーク電流が増大し、消費電力を増大させ、また、接合リークも増大し、高速動作も阻害するという問題点があった。
【０００３】
特許文献１では、ソース・ドレイン領域に選択的に堆積または成長させたイオン透過率の低い材料をマスクにして、基板内部の高濃度不純物層をソース・ドレイン領域内に存在させることなく、チャネル部およびゲート両脇部に形成し、パンチスルーを抑制し、寄生容量およびリーク電流を小さくする半導体装置が開示されている。
また、特許文献２では、ゲート電極の下の単結晶半導体層内のチャネルが形成される領域より深部に、ソース・ドレイン間のパンチスルー電流路を遮るように絶縁層を具備する半導体装置が開示されている。
しかしながら、上記方法では、絶縁層がゲート電極に自己整合的に形成されていないため、素子によってリーク電流にバラツキが発生する可能性があった。
【０００４】
【特許文献１】特開平０７−１３０９９５号公報
【特許文献２】特開昭６４−２８９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記問題点に鑑み、本発明は、ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は以下のことを特徴とする。
１．本発明のＭＯＳ型電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にゲート電極サイドウォールを形成する工程と、前記ゲート電極サイドウォールの両側にソース・ドレインを形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレインのｐｎ接合領域に重なる絶縁体を形成する工程を有することを特徴とする。
２．前記絶縁体が、ゲート電極サイドウォールに自己整合的に形成されることを特徴とする。
３．前記絶縁体が、前記ゲート電極にゲートバイアスを印加した際に生成する反転層より下方に形成されることを特徴とする。
４．前記絶縁体が、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする。
５．前記ゲート電極サイドウォールに自己整合的にソース・ドレイン領域をエッチングする工程と、前記ゲート電極サイドウォールを覆うように絶縁膜を堆積する工程と、前記半導体基板に選択的にシリコンを成長する工程とを有することを特徴とする。
【０００７】
６．また、本発明のＭＯＳ型電界効果トランジスタは、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極サイドウォールと、前記ゲート電極サイドウォールの両側に形成されたソース・ドレインとを有するＭＯＳ型電界効果トランジスタであって、前記ソース・ドレインのｐｎ接合領域に重って絶縁体を有することを特徴とする。
７．前記絶縁体の前記ゲート電極側側面が、前記ゲート電極サイドウォールの外壁端部直下に整合していることを特徴とする。
８．前記絶縁体を、前記ゲート電極にゲートバイアスを印加した際に生成する反転層の領域より下方に有することを特徴とする。
９．前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする。
１０．前記ソース・ドレインは、前記半導体基板上に選択成長したシリコン膜からなることを特徴とする。
【発明の効果】
【０００８】
本発明のＭＯＳ型電界効果トランジスタの製造方法により、ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することができる。
また、このＭＯＳ型電界効果トランジスタの製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【００１０】
図１は、本発明のＭＯＳ型電界効果トランジスタの断面を示す図である。ソース・ドレイン２、３とボディ１との間のｐｎ接合領域に重なるように、直接、絶縁体７を挿入して埋め込んでいる。さらに、この絶縁体はゲート電極サイドウォール６に自己整合的に形成されている。これにより、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１１】
図２は、図１の絶縁体が積層構造からなる状態を示す図である。埋め込んだ絶縁体をシリコン酸化膜（ＳｉＯ２）７とシリコン窒化膜（ＳｉＮ）８との積層構造にすることで、埋め込んだ絶縁体のストレスにより、トランジスタの移動度が低下することを防ぐことができ、チャネル領域に及ぼすストレスを制御し、移動度を向上させている。
【実施例】
【００１２】
以下、実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。
【００１３】
（実施例１）
図３、図４、図５は、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図３（ａ）は、半導体基板にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図３（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図３（ｃ）は、ＳｉＯ２を半導体基板の側壁に形成した状態を示す図である。図４（ｄ）は、エッチバックによりゲート電極サイドウォール及び絶縁体を形成した状態を示す図である。図４（ｅ）は、ソース・ドレイン領域にシリコン（Ｓｉ）をＣＶＤで堆積した状態を示す図である。図４（ｆ）は、パンチスルーストップ、エクステンション及びソース・ドレイン領域に注入を行った状態を示す図である。図５（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図５（ｈ）は、実施例１に係るＭＯＳ型電界効果トランジスタの断面を示す図である。
【００１４】
図３に示すように、製造プロセスにおける素子分離工程終了後、半導体基板１に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。以下に示す実施例では、半導体基板としてシリコン（Ｓｉ）基板を用いる。次に、ＳｉＯ２からなるサイドウォール６をゲート側壁に形成した後、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、熱酸化工程により、例えばＳｉＯ２を半導体基板側壁に形成する。
次に、図４に示すように、エッチバックにより、掘り込んだソース／ドレイン領域の側壁に絶縁体７を形成する。このとき、絶縁体７のゲート電極４側の側面はゲート電極サイドウォール６の外壁部の直下に整合している。さらに、絶縁体７の高さが、トランジスタオン時に、２次元電子（又は、２次元正孔）が形成される領域より低くなるように、エッチングのオーバー量を調整する。その後、ソース・ドレイン領域に、ＳｉをＣＶＤで堆積し、一度形成したゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、再びゲート電極サイドウォール６を形成し、ソース・ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、図５に示すように、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜９を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例１のＭＯＳ型電界効果トランジスタができあがる。
ソース・ドレイン領域２、３とボディ領域１との間のｐｎ接合領域に重なるように、直接、絶縁体７を挿入することにより、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１５】
（実施例２）
図６は、実施例２として、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。
図６（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図６（ｂ’）は、サイドウォールを除去した状態を示す図である。図６（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。
【００１６】
製造プロセスにおける素子分離工程終了後、実施例１の図３（ａ）に示すように、半導体基板に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。次に、サイドウォール６をゲート側壁に形成した後、図６（ｂ）に示すように、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、図６（ｂ’）に示すように、一度ゲート電極サイドウォール６を除去する。その後、図６（ｃ）に示すように、ＣＶＤにより、例えばシリコン酸化膜（ＳｉＯ２）を半導体基板１側壁及びゲート電極４の側壁に堆積する。一度、ゲート電極サイドウォール６を除去することにより、半導体基板側壁及びゲート電極の側壁に実施例１より薄いシリコン酸化膜を堆積することができる。ここでは、堆積するシリコン酸化膜の膜厚を、除去する前のゲート電極サイドウォール６の膜厚より薄くしている。次に、実施例１と同様に、エッチバックにより、掘り込んだソース／ドレイン領域の側壁に絶縁体７を形成する。堆積するシリコン酸化膜の膜厚を、除去する前のゲート電極サイドウォール６の膜厚より薄くし、エッチングのオーバー量を調整することで、絶縁体７の高さが、トランジスタオン時に、２次元電子（あるいは、２次元正孔）が形成される領域より低くなるように制御できる。
【００１７】
その後、ソース・ドレイン領域に、ＳｉをＣＶＤにより堆積し、ゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、ゲート電極サイドウォール６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例２のＭＯＳ型電界効果トランジスタができあがる。
以上により、ソース・ドレインの不純物の回り込みによるソース・ドレイン間のリーク電流を直接カットして消費電力を低減すると共に、ソース・ドレインとボディとの間の接合リーク電流及び接合容量を低減し、低消費電力化、高速化を同時に実現している。
【００１８】
（実施例３）
図７は、実施例３として、実施例１及び２に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。
図７（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。図７（ｃ’）は、図７（ｃ）に示すＳｉＯ２の上にＳｉＯＮを積層した状態を示す図である。
【００１９】
製造プロセスにおける素子分離工程終了後、実施例１の図３（ａ）に示すように、半導体基板に、ＳｉＯＮからなるゲート絶縁膜５及びポリシリコンからなるゲート電極４を形成する。次に、サイドウォールをゲート側壁に形成した後、実施例２の図６（ｂ）に示すように、ゲート電極４及びサイドウォール６をマスクにソース／ドレイン領域をエッチングする。その後、図６（ｂ’）に示すように、一度ゲート電極サイドウォール６を除去する。その後、図７（ｃ）に示すように、ＣＶＤにより、例えばＳｉＯ２を半導体基板１側壁及びゲート電極４の側壁に堆積する。このとき、堆積する幕厚を、除去したゲート電極サイドウォール６より薄くする。その後、図７（ｃ’）に示すように、ＣＶＤにより、例えばＳｉＮをＳｉＯ２の上に堆積することで、ＳｉＯ２／ＳｉＮの積層構造とする。
【００２０】
次に、エッチバックにより、掘り込んだソース／ドレイン領域の側壁にチャネル領域に及ぼすストレス制御可能なＳｉＯ２／ＳｉＮの積層構造からなる絶縁体７を形成する。このとき、エッチングのオーバー量を調整することで、絶縁体７の高さが、トランジスタオン時に、２次元電子（あるいは、２次元正孔）が形成される領域より低くなるように制御できる。その後、ソース・ドレイン領域に、ＳｉをＣＶＤにより堆積し、ゲート電極サイドウォール６をエッチングで除去する。その後、パンチスルーストップ、エクステンション注入を行った後、ゲート電極サイドウォール６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１０として、例えばＮｉＳｉを形成する。シリサイドの上にコンタクトエッチングストップ膜９として、例えばテンサイルストレスをもつＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成し、実施例３のＭＯＳ型電界効果トランジスタができあがる。
以上、実施例３では、絶縁体７をＳｉＯ２／ＳｉＮの積層構造にすることで、絶縁体７のストレスにより、トランジスタの移動度が低下することを防ぐことができ、チャネル領域に及ぼすストレスを制御し、移動度を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明のＭＯＳ型電界効果トランジスタの断面を示す図である。
【図２】絶縁膜サイドウォールが積層構造からなる状態を示す図である。
【図３】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、半導体基板にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＳｉＯ２を半導体基板の側壁に形成した状態を示す図である。
【図４】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エッチバックによりサイドウォールを形成した状態を示す図である。（ｅ）は、ソース・ドレイン領域にＳｉをＣＶＤで堆積した状態を示す図である。（ｆ）は、パンチスルーストップ、エクステンション及びソース・ドレイン領域に注入を行った状態を示す図である。
【図５】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。（ｈ）は、実施例１に係るＭＯＳ型電界効果トランジスタの断面を示す図である。
【図６】実施例２として、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｂ’）は、サイドウォールを除去した状態を示す図である。（ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。
【図７】実施例３として、実施例１及び２に係るＭＯＳ型電界効果トランジスタの製造プロセスとは異なる部分のプロセスを示す図である。 （ｃ）は、ＳｉＯ２をゲート電極及び半導体基板の側壁に形成した状態を示す図である。（ｃ’）は、（ｃ）に示すＳｉＯ２の上にＳｉＮを積層した状態を示す図である。
【符号の説明】
【００２２】
１ 半導体基板
２ ソース領域
３ ドレイン領域
４ ゲート電極
５ ゲート絶縁膜
６ ゲート電極サイドウォール
７ 絶縁体（ＳｉＯ２）
８ 絶縁体（ＳｉＮ）
９ コンタクトエッチングストップ膜（ＳｉＮ）
１０ シリサイド
１２ 層間絶縁膜
１３ 電極
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にゲート電極サイドウォールを形成する工程と、
前記ゲート電極サイドウォールの両側にソース・ドレインを形成する工程と
を有するＭＯＳ型電界効果トランジスタの製造方法であって、
前記ソース・ドレインのｐｎ接合領域に重なる絶縁体を形成する工程を有する
ことを特徴とするＭＯＳ型の電界効果トランジスタの製造方法。
【請求項２】
請求項１に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体が、ゲート電極サイドウォールに自己整合的に形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項３】
請求項１または２に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体が、前記ゲート電極にゲートバイアスを印加した際に生成する反転層より下方に形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項４】
請求項１ないし３のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜である
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項５】
請求項１ないし４のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記ゲート電極サイドウォールに自己整合的にソース・ドレイン領域をエッチングする工程と、
前記ゲート電極サイドウォールを覆うように絶縁膜を堆積する工程と、
前記半導体基板に選択的にシリコンを成長する工程とを有する
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項６】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極サイドウォールと、
前記ゲート電極サイドウォールの両側に形成されたソース・ドレインと
を有するＭＯＳ型電界効果トランジスタであって、
前記ソース・ドレインのｐｎ接合領域に重って絶縁体を有する
ことを特徴とするＭＯＳ型の電界効果トランジスタ。
【請求項７】
請求項６に記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体の前記ゲート電極側側面が、前記ゲート電極サイドウォールの外壁端部直下に整合している
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項８】
請求項６または７に記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体を、前記ゲート電極にゲートバイアスを印加した際に生成する反転層の領域より下方に有する
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項９】
請求項６ないし８のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜である
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項１０】
請求項６ないし９のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、
前記ソース・ドレインは、前記半導体基板上に選択成長したシリコン膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にゲート電極サイドウォールを形成する工程と、
前記ゲート電極サイドウォールの両側にソース・ドレインを形成する工程と
を有するＭＯＳ型電界効果トランジスタの製造方法であって、
前記ソース・ドレインのｐｎ接合領域に重なる絶縁体を形成する工程を有する
ことを特徴とするＭＯＳ型の電界効果トランジスタの製造方法。
【請求項２】
請求項１に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体が、ゲート電極サイドウォールに自己整合的に形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項３】
請求項１または２に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体が、前記ゲート電極にゲートバイアスを印加した際に生成する反転層より下方に形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項４】
請求項１ないし３のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜である
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項５】
請求項１ないし４のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記ゲート電極サイドウォールに自己整合的にソース・ドレイン領域をエッチングする工程と、
前記ゲート電極サイドウォールを覆うように絶縁膜を堆積する工程と、
前記半導体基板に選択的にシリコンを成長する工程とを有する
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項６】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極サイドウォールと、
前記ゲート電極サイドウォールの両側に形成されたソース・ドレインと
を有するＭＯＳ型電界効果トランジスタであって、
前記ソース・ドレインのｐｎ接合領域に重って絶縁体を有する
ことを特徴とするＭＯＳ型の電界効果トランジスタ。
【請求項７】
請求項６に記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体の前記ゲート電極側側面が、前記ゲート電極サイドウォールの外壁端部直下に整合している
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項８】
請求項６または７に記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体を、前記ゲート電極にゲートバイアスを印加した際に生成する反転層の領域より下方に有する
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項９】
請求項６ないし８のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、
前記絶縁体は、シリコン酸化膜とシリコン窒化膜とからなる積層膜である
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項１０】
請求項６ないし９のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、
前記ソース・ドレインは、前記半導体基板上に選択成長したシリコン膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２０２９４９（Ｐ２００６−２０２９４９Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００５−１２５０７（Ｐ２００５−１２５０７）
【出願日】平成１７年１月２０日（２００５．１．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１７年１月２０日（２００５．１．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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