【課題】セルフヒーティングによる誤動作を低減し、より安定した動作を確保することができる信頼性の高い半導体装置を提供する。
【解決手段】半導体素子が有する半導体膜と基板の間に、冷媒を流すための空洞を有する。該空洞は、凹部を有する絶縁膜を半導体膜と基板の間に設けることで形成される。そして該絶縁膜は、空洞内へ冷媒を導入するための開口部と、空洞内から冷媒を排出するための開口部とを少なくとも有する。一方の開口部から導入された冷媒は、空洞内を流れ、他方の開口部から排出される。 （もっと読む）

【課題】回路素子に高電圧を印加したときに、基板と素子領域を構成するシリコン層との間でコンデンサ誘電体の作用をする埋め込み酸化シリコン２の上面に電荷が蓄えられるのを抑制して、素子のオン抵抗を減少させると共に、素子部で発生した熱を効率よく放出することができる半導体デバイスを得る。
【解決手段】高電圧を取り扱う高電位部１０６と、低電圧を取り扱う低電位部１０５とを同一ＳＯＩ基板上に形成した半導体デバイスにおいて、高電位部１０６をＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とから構成し、ＳＯＩ基板を構成する半導体基板の、高電位部１０６下側に位置する部分を、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の下面に、金属層１７、第１の酸化シリコン層１９ａ、低誘電体層１８、および第２の酸化シリコン層１９ｂを順次積層してなる構造とした。 （もっと読む）

【課題】 正常動作できる電力に対して、逆極性の電力が入力されても電力をほとんど消費しない回路を有した電子機器の提供。
【解決手段】 電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有する。さらに、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されている。さらに、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタである。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善する。
【解決手段】半導体集積回路（１）は、シリコン基板（２）上に混載されたメモリ（４）と論理回路（５）を有する。メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を含む。部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。 （もっと読む）

【課題】 ＤＳＢ構造を有する半導体基板において基板表面の凹凸形状を最適化することにより、基板上に形成されるＬＳＩの高歩留まりを達成することを可能にする半導体基板を提供する。
【解決手段】 第１の半導体ウェーハと、この第１の半導体ウェーハよりも膜厚の薄い第２の半導体ウェーハとが、両ウェーハの間の界面酸化膜が１ｎｍ以下となるように接合されて形成されている半導体基板であって、第２の半導体ウェーハ側表面の周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、抽出された凹凸形状の平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする半導体基板。 （もっと読む）

【課題】素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供する。
【解決手段】本発明に係る積層型半導体集積装置は、基板上に直接、または緩衝層を介して積層されたＧａＮ層と、前記ＧａＮ層の表面近傍に形成された複数のトランジスタと、前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、前記酸化膜または窒化膜を含む前記ＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、を集積すべきトランジスタの数量に応じて繰り返し積層して形成される。 （もっと読む）

【課題】基板浮遊効果の抑制と、高速動作とを両立させる。
【解決手段】第１領域１２及び第２領域１４が設定されている、絶縁層２４及び絶縁層上に形成された半導体層２６を有する基板２０と、第１及び第２領域にそれぞれＭＯＳＦＥＴ３０及び５０とを備えて構成されている。ＭＯＳＦＥＴは、半導体層上にゲート絶縁膜３２及び５２を介して設けられているゲート電極３４及び５４と、不純物拡散領域４２及び６２とを備えている。不純物拡散領域は、半導体層のゲート電極を挟む位置に形成された、一対の領域である。第１領域に形成されたＭＯＳＦＥＴは、半導体層の底部の、ｐｎ接合の近傍に結晶欠陥領域６８を備えている。 （もっと読む）

【課題】簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板10の主表面にライン状の絶縁膜を形成し、絶縁膜をマスクに基板をエッチングして絶縁膜の両側に第１の溝を形成し、第１の溝それぞれの側壁に側壁絶縁膜を形成し、絶縁膜及び側壁絶縁膜をマスクに基板をエッチングして第１の溝の底部それぞれに第２の溝を形成し、絶縁膜及び側壁絶縁膜を耐酸化性マスクとして基板を酸化して第２の溝の基板を挟んで隣接する側壁それぞれに形成される酸化領域16を互いに接触させ、絶縁膜及び側壁絶縁膜を除去し、除去によって露出した基板の半導体領域18の表面にゲート絶縁膜21を、その上にゲート電極24を形成し、半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程を含む。 （もっと読む）

【課題】 本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。
【解決手段】 本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。 （もっと読む）

【課題】従来の方法を用いて作製したＭＯＳＦＥＴよりも、十分大きな歪をＭＯＳＦＥＴのチャネル部分に加えることによって、電子又はホール移動度を増加させトランジスタの特性を向上させたＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。
【解決手段】基板１０１上に形成されたｐ型のＭＯＳＦＥＴを有する半導体装置において、チャネル層２０１とシリコン基板１０１との間に空洞２００が形成されている。更に、ゲート電極１０５及びソース・ドレイン領域１１２等を含むシリコン基板の１０１の表面を覆うように、常態で圧縮応力を有するシリコン窒化膜１０７が形成されている。このような構成により、チャネル層２０１に圧縮歪が作用している。 （もっと読む）

【課題】Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスを提供すること及び、Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスの製造方法を提供すること。
【解決手段】本発明は、半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、前記半導体基板に形成されるチャネル部と；前記チャネル部の上に形成されるゲート絶縁膜と；前記ゲート絶縁膜上に形成されるゲート電極と；前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備える。 （もっと読む）

【課題】安価に製造することができ、そこに形成される各種半導体素子の特性を阻害することなく高集積化できる貼り合わせ基板の製造方法および貼り合わせ基板を提供する。
【解決手段】ＳＯＩ層１ａとなる第１基板１１ａの一方の第１面１Ｓ側に、埋め込み絶縁分離トレンチＴを形成する、埋め込み絶縁分離トレンチ形成工程と、第１面１Ｓ側に、埋め込み拡散層１ｂ，１ｃとなる不純物層１ｉｂ，１ｉｃを形成する、不純物層形成工程と、第１基板１１ａにおける第１面１Ｓ側を支持基板２となる第２基板１１ｂに対向するようにして積層し、第１基板１１ａと第２基板１１ｂを互いに貼り合わせる、基板貼り合わせ工程と、貼り合わされた第１基板１１ａのもう一方の第２面２Ｓ側を研磨して、埋め込み絶縁分離トレンチＴを基板表面に露出し、ＳＯＩ層１ａとする基板研磨工程とを有する貼り合わせ基板１１の製造方法とする。 （もっと読む）

【課題】ＦＢＢ制御がされる半導体集積回路の消費電力を低減する。
【解決手段】第１の機能ブロック（１０ａ）のＰＭＯＳトランジスタのソース電圧入力端（１２）及びＮＭＯＳトランジスタの基板電圧入力端（１１）は、それぞれ、電圧供給端（４２及び４１）に接続されている。第ｉ（１≦ｉ≦ｎ−１）の機能ブロック（１０ａ，１０ｂ）のＰＭＯＳトランジスタの基板電圧入力端（１３）及びＮＭＯＳトランジスタのソース電圧入力端（１４）と、第ｉ＋１の機能ブロック（１０ｂ，１０ｄ）のＰＭＯＳトランジスタのソース電圧入力端（１２）及びＮＭＯＳトランジスタの基板電圧入力端（１１）とは、全単射的に接続されている。第ｎの機能ブロック（１０ｄ）のＰＭＯＳトランジスタの基板電圧入力端（１３）及びＮＭＯＳトランジスタのソース電圧入力端（１４）は、それぞれ、電圧供給端（４３及び４４）に接続されている。 （もっと読む）

【課題】チャネル領域の裏面側に応力膜を形成することでチャネル領域に歪みを導入し易くして、ＭＯＳＦＥＴのオン電流を向上するとともに、短チャネル効果の抑制を可能とする。
【解決手段】チャネル層１２上にゲート絶縁膜１４を介してゲート電極１５を備えた半導体装置１であって、前記チャネル層１２の下部に前記チャネル層１２を歪ませる応力を有する応力膜１３が形成されているものであり、応力膜１３は、ＰＭＯＳＦＥＴの場合には膜中に引張応力が内在する引張応力膜で形成され、ＮＭＯＳＦＥＴの場合には膜中に圧縮応力が内在する圧縮応力膜で形成されていることを特徴とする。 （もっと読む）

【課題】 高周波数帯から低周波数帯に亘る信号を処理する複数の内部回路（ＩＣ）の正・負の静電気による静電破壊を保護する。
【解決手段】 高周波数帯で動作する内部回路には、寄生容量が小さく、電源電圧以上の入力信号が印加されても誤動作しないダイオード接続した複数のトランジスタによる多段接続の保護回路を組み込み、低周波数帯で動作する内部回路には一つのダイオード接続のトランジスタによる保護回路を組み込む。保護回路は正・負の静電気によっても内部回路を保護する電流の流れる方向相互に逆になる２系統の保護回路構成になっている。 （もっと読む）

【課題】ＳＯＩ領域とバルク領域との間でのクロストークノイズを低減しつつ、結晶欠陥
の発生を防止できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＳＯＩ領域とバルク領域とを半導体基板１に有する半導体装置であって、Ｓ
ＯＩ領域に形成されたＬＶ−ＭＯＳＦＥＴ１００と、バルク領域に形成されたＨＶ−ＭＯ
ＳＦＥＴ２００との間が素子分離層３００によって隔てられており、素子分離層３００の
ＳＯＩ領域側はトレンチ構造を有し、素子分離層３００のバルク領域側がＬＯＣＯＳ構造
を有する。このような構成であれば、ＬＶ−ＭＯＳＦＥＴ１００とＨＶ−ＭＯＳＦＥＴ２
００との間の素子分離をトレンチ構造のみで行う場合と比べて、クロストークノイズを低
減しつつ、素子分離層３００のトレンチ構造を浅くすることができる。 （もっと読む）

【課題】ＭＯＳトランジスタで構成された論理回路を有する半導体集積回路において、高速動作を実現しつつ、機能モジュール内で動作していないロジックコーン（論理回路）の消費電力を削減できるようにする。
【解決手段】基板が相互に分離された構造で、基板電位を制御できるように構成したロジックコーンと、入力されたトリガ信号に応じて、第１の基板供給線および第２の基板供給線の何れかからロジックコーンに基板電位を供給する基板供給電位切り替え部１１０を設ける。そして、基板電位制御の対象となっているロジックコーンよりも前段のロジックコーンが出力した信号を前記トリガ信号として基板供給電位切り替え部１１０に入力する。 （もっと読む）

【課題】コストの上昇や、信頼性の低下を招かずにＳＯＩ構造を形成することと同様の効果を有する半導体基板及び半導体装置を提供する。
【解決手段】半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする。 （もっと読む）

【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１半導体層１２及び第２半導体層１３とにより構成されたＳＯＩ構造１０を備えている。そして、第１半導体層１２は、第１活性領域１５が形成されると共に、平坦化膜１６を介して支持基板１７に貼り付けられている。 （もっと読む）