半導体集積回路および電子機器
【課題】 正常動作できる電力に対して、逆極性の電力が入力されても電力をほとんど消費しない回路を有した電子機器の提供。
【解決手段】 電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有する。さらに、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されている。さらに、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタである。
【解決手段】 電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有する。さらに、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されている。さらに、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源入力端子に逆極性電力が入力される場合のある回路を有する電子機器に関するものであり、特に、前記逆極性電力が入力された場合、前記逆極性電力をほとんど消費しないことが求められる前記回路を有する電子機器に関する。
【背景技術】
【０００２】
従来の電子機器内にある逆極性電力入力時に低消費となる回路は、図９に示すような構成となっている（例えば、特許文献１参照。）。図９に示しように、負荷１０４のプラス端子１０６とプラス電極１０２の間に逆流防止トランジスタ９０５を設け、逆流防止トランジスタ９０５のベースは、抵抗１０８を介してマイナス電極１０３に接続され、負荷１０４のマイナス端子１０７は、マイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成となっている。
【０００３】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、逆流防止トランジスタ９０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、逆流防止トランジスタ９０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、逆流防止トランジスタ９０５により遮断される。
【０００４】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【特許文献１】特開平５−２６０６５２（第２貢、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の電子機器内にある逆極性電力入力時に低消費となる回路で問題となるのは、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ９０５を前記IC内に取り込む場合である。
【０００６】
この場合、逆流防止トランジスタ９０５がバイポーラトランジスタの場合、前記ICの作成には非常に複雑な構造と製造プロセスが要求されるのはもちろんであるが、バイポーラトランジスタは、ベース電流が流れるので、低消費化できない問題がある。
【０００７】
一方、逆流防止トランジスタ９０５がFETの場合は、ゲートに電流が流れない分低消費化でき、前記ICの作成も容易である。しかし、Nチャネル型MOSFET（以降NMOSと略称）の性能の良いP型基板−N型ウェル構造においては、前記ICの面積を縮小するために、PMOSに比べ４倍程度の駆動能力を持ち、オフリークの少ないNMOSを、逆流防止トランジスタ９０５に用いると、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記NMOSにて遮断できない。従って、逆流防止トランジスタ９０５にNウェルをオープンとしたPチャネル型MOSFET（以降PMOSと略称）を用いる必要があるが、前記PMOSは、前記NMOSに比べ駆動能力が小さく、しかも、Nウェル内に作成されるため、駆動能力がさらに低下し、オフリークも多くなる。従って、W長の大きくする必要があり、前記I
Cのチップ面積の増大を招くだけでなく、電源１０１を逆接続した際の消費電流も増大する。
【０００８】
また、PMOSの性能の良いN型基板−P型ウェル構造においては、NMOSがP型ウェル内に形成されるので、前記P型ウェルをオープンとすれば、前記ICの面積を縮小に有利なNMOSを、逆流防止トランジスタ９０５に用いた方が良いが、前記NMOSは、P型ウェル内に作成されるため、性能がP型基板−N型ウェル構造の場合よりも劣っている。従って、前記NMOSのオフリークが増大し、その結果、電源１０１を逆接続した際の消費電流が増大してしまう。なお、逆流防止トランジスタ９０５にPMOSを使用した場合は、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記PMO Sにて遮断できない。
【０００９】
つまり、上記従来の回路では、逆流防止トランジスタ９０５をバイポーラにした場合は、低消費化できないし、逆流防止トランジスタ９０５をFETにした場合は、逆流防止トランジスタ９０５に、Nウェル内に作成したPMOSないし、Pウェル内に作成したNMOSを用いる必要がある。従って、前記PMOSないしNMOSは、基板に直接作成したそれらより、駆動能力が低下すると共に、オフリークも増大してしまうので、前記ICの面積増大を招くだけでなく、電源１０１の逆接続時の消費電流が増大してしまう課題があった。
【課題を解決するための手段】
【００１０】
そこで、本発明の第１の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成される負荷と、前記負荷と同一基板上に形成されるSOI−MOSとで構成される回路を有し、前記回路は、前記SOI−MOSが前記負荷の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００１１】
上記構成することで、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、前記電源の逆接続時の消費電流の増大を解決することができる。
【００１２】
さらに、本発明の第２の手段では、前記本発明の第１に手段に加え、前記回路は、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
上記構成することで、前記第１の手段よりも、前記ICの面積がさらに縮小でき、前記電源の逆接続時の消費電流を低下することができる。
【００１３】
そしてさらに、本発明の第３の手段では、前記本発明の第１ないし第２の手段に加え、前記回路は、前記SOI−MOSに完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００１４】
上記構成することで、前記第１ないし第２の手段よりも、前記ICの面積がさらに縮小でき、電源１０１の逆接続時の消費電流を低下することができる。
【００１５】
また、本発明の第４の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるデジタル回路を有し、前記デジタル回路は、前記デジタル回路の電流経路にSOI−PMOSとSOI−NMOSが直列に接続される構成であり、前記電源が正常接続された場合、前記電源からの電流が、前記SOI−PMOSのソースを介してドレインへ
流れ、前記SOI−PMOSのドレインからの電流は、前記SOI−PMOSのドレインを介してソースへと流れる構成とし、前記SOI−PMOSのゲートと前記SOI−NMOSのゲートは、電気的に接続されていることを特徴とする電子機器とした。
【００１６】
上記構成とすることで、上記デジタル回路には、前記逆流防止トランジスタが必要なくなるので、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００１７】
さらに、本発明の第５の手段では、上記第４の手段の構成に加え、前記デジタル回路は、前記SOI−PMOSに完全空乏タイプSOI−PMOSを用い、前記SOI−NMOSに完全空乏タイプSOI−NMOSを用いることを特徴とする電子機器とした。
【００１８】
上記構成とすることで、前記第４の手段によりも、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００１９】
そしてさらに、本発明の第６の手段では、前記第４および第５の手段の構成に加え、前記電子機器は、さらに、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるアナログ回路と、前記アナログ回路と同一基板上に形成されたSOI−MOSを設け、前記SOI−MOSは、前記アナログ回路の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合は、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００２０】
上記構成とすることで、前記デジタル回路に前記逆流防止トランジスタが必要なくなる分、前記SOI−MOSの駆動能力が少なくてすむので、アナログ回路と、同一基板上に形成されたSOI−MOSで形成されるICの面積を減少できるだけでなく、前記電源の逆接続時の消費電流を低下することができる。
【００２１】
また、本発明の第７の手段では、前記第６の手段に加え、前記SOI−MOSは、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
【００２２】
上記構成とすることで、前記第６の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２３】
そして、本発明の第８の手段では、前記第６および第７の手段の構成に加え、前記SOI−MOSは、完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００２４】
上記構成とすることで、前記第６および７の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２５】
さらに、本発明の第９の手段では、前記第１から第３いずれかの手段の構成に加え、前記電子機器は、さらに、前記回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２の回路有することを特徴とする電子機器とした。
【００２６】
上記構成とすることで、前記第１から３の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００２７】
そしてさらに、本発明の第１０の手段では、前記第４および５の手段の構成に加え、前記電子機器は、さらに、前記デジタル回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２のデジタル回路を有することを特徴とする電子機器とした。
【００２８】
上記構成とすることで、前記第４および５の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００２９】
また、本発明の第１１の手段では、前記第６から８いずれかの手段の構成に加え、前記デジタル回路に前記電源が正常接続されたり、正極性の電力を供給した場合、前記アナルグ回路と前記SOI−MOSに前記電源が逆接続されたり、逆極性の電力を供給することを特徴する電子機器とした。
【００３０】
上記構成とすることで、前記第６から８いずれかの手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【発明の効果】
【００３１】
本発明によれば、電子機器内にある逆流防止トランジスタを設けることで、逆極性電力入力時に低消費となる回路において、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ１０５を前記IC内に取り込む場合、前記ICを低消費化できるのはもちろんのこと、前記ICの面積縮小と、電源１０１の逆接続時の消費電流低減がはかれる。
【００３２】
また、電源が正常に接続されても、逆に接続されても、前記電源の電力で効率良く駆動できる回路を有した電子機器が実現できる。
【発明を実施するための最良の形態】
【００３３】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有しする。そして、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されており、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３４】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＰＭＯＳトランジスタと、を有する。そして、前記ＰＭＯＳトランジスタは、前記第1の端子と前記負荷の間に接続されており、前記ＰＭＯＳトランジスタのゲート電極及び基板電極には、前記第２の端子の電圧に基づいた電圧が印加されており、前記ＰＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３５】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＭＯＳトランジスタと、を有している。そして、前記ＭＯＳトランジスタは、前記負荷と直列に前記第1の端子と前記第２の端子の間に接続されており、前記電源が逆接続された
場合に、前記ＭＯＳトランジスタのゲート電極には、前記ＭＯＳトランジスタをＯＦＦする電圧が印加されており、前記ＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３６】
さらに、前記MOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３７】
さらに、前記負荷は、前記ＭＯＳトランジスタと同一基板上に形成されていることを特徴とする。
【００３８】
さらに、前記負荷を構成するＭＯＳトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３９】
また、本願発明の電子機器は、前記半導体集積回路を有することを特徴とする。
【００４０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４１】
図１〜４に、本発明の第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す。
【００４２】
また、図５に本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図を示す。
先ず、本発明で用いるSOI−MOSの構造から説明する。本発明で用いるSOI−MOSの構造は、図５に示すように、P型導電型あるいはN型導電型の支持基盤３０８の上に埋め込み酸化膜５０５を設け、埋め込み酸化膜５０５の上のシリコン層を部分的に酸化することでLOCOS３０７を形成する。また、LOCOS３０７は、埋め込み酸化膜５０５と完全に接触しており、これにより、LOCOS３０７に囲まれた前記シリコン層は、他の前記シリコン層と電気的に分離することができる。そして、おのおのが電気的に分離された各シリコン層に、SOI−PMOS１０５ないし、SOI−NMOS２０５を形成する構成である。つまり、SOI構造を用いることにより、従来のMOSのようにウェルを形成しなくとも、容易に素子間分離ができる。
【００４３】
また、SOI−PMOS１０５は、前記シリコン層に、P型のソース３０１とP型のドレイン３０２を、ソース３０１とドレイン３０２間のN型のボディー３０４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３１０上にゲート電極３０３を設けた構成であり、SOI−NMOSは、N型のソース３１１とN型のドレイン３１２を、ソース３１１とドレイン３１２間のP型のボディー３１４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３０１上にゲート電極３０３を設けた構成である。
【００４４】
またさらに、本発明では、支持基板３０８内に、埋め込み酸化膜５０５に接するように、支持基板３０８とは異なる導電型の第１基板領域３０６を設け、第１基板領域３０６内に、埋め込み酸化膜５０５に接するように、支持基板３０８と同じ導電型の第２基板領域３１６を設け、第１基板領域３０６ないし第２基板領域３１６は、SOI−PMOS１０５のボディー３０４ないし、SOI−NMOS２０５のボディー３１４の真下になるよう配置され、支持基板３０８と第１基板領域３０６と第２基板領域３１６は、各々が別の埋め込み酸化膜５０５のない領域を介して、各々が別のシリコン層領域と電気的に接続される構成である。
【００４５】
上記構成とすることで、前記各SOI−MOSのソースないしドレインの底部が埋め込み酸化膜と接するので、ソースないしドレインに付随する寄生容量が減少できる。従って、この前記各SOI−MOSで構成した回路は高速動作化や低消費化が図れる。そしてさらに、支持基
板や第１基板領域や第２基板領域の電圧を、各々の領域と電気的に接続されるシリコン層に別々の出電位を与えることで、別々に設定できる。従って、前記各領域の真上に位置する各SOI−MOSの特性を別々にコントロールできる。
【００４６】
なお、前記各シリコン層をある程度厚くすることで、前記各SOI−MOSは、前記ボディーが部分的にしか空乏化しない部分空乏タイプとなり、前記各シリコン層をある程度薄くすることで、前記各SOI−MOSは、前記ボディーを完全に空乏化する完全空乏タイプとすることができることは言うまでもない。
【００４７】
次に、本発明の説明で用いるSOI−MOSの記号を説明する。本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に図６に示す。図６に示すように、左右にソース４０１とドレイン４０２があり、ソース４０１とドレイン４０２の間にゲート４０３があり、ゲート４０３に下に、下方向を向いた矢印４０１があり、さらに、矢印４０１の下に、埋め込み酸化膜を絶縁膜とする容量４０５があり、容量４０５の下に、基板４０６がある構成となっており、基板４０６は、図５で示した支持基板３０８、第１基板領域３０６、ないし、第２基板領域３１６のいずれかに相当する構成となっている。また、図６の矢印４０４は、部分空乏タイプのSOI−NMOSの場合は逆に上方向を向き、完全空乏タイプSOI−PMOSの場合は、点線の矢印で下方向を向き、完全空乏タイプSOI−NMOSの場合は、点線の矢印で上方向を向く構成となる。
【００４８】
そして、図１〜４が、上記してきたSOI−MOSの記号を用いて、第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示した図であり、これについて説明する。
【００４９】
図１は、本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図１に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS１０５を用いる構成であり、プラス電極１０２ないし負荷１０４のプラス端子１０６に、部分空乏タイプSOI−PMOS１０５のソースないしドレインを接続し、部分空乏タイプSOI−PMOS１０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００５０】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、部分空乏タイプSOI−PMOS１０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、部分空乏タイプSOI−PMOS１０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、部分空乏タイプSOI−PMOS１０５により遮断される。
【００５１】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【００５２】
さらに、従来の前記回路のように、前記逆流防止トランジスタにバイポーラを使用するのに対して、本発明の上記回路では、前記逆流防止トランジスタに部分空乏タイプSOI−PMOSを使用する。従って、従来の前記回路に比べ、本発明の上記回路の方が、バイポーラのベースに流れる電流がなくなる分低消費化できる。
【００５３】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタにバイポーラを使用する構成の場合での消費電流が増大する課題を解決することができる。
【００５４】
また、従来の前記回路のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合に対しては、ウェル内に形成するため性能が劣化する前記FETに対して、本発明の上記回路で前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSは、ウェル内に作る必要がないので、駆動能力は低下しないし、オフリークも増大しない。
【００５５】
従って、本発明の上記回路では、従来の前記回路に比べ、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる。
【００５６】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、電源１０１の逆接続時の消費電流の増大を解決することができる。
【００５７】
またさらに、本発明の上記回路では、前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSの基板とゲートを接続する構成としている。これにより、前記SOI−PMOSは、前記電源が正常に接続された際は、基板に最も低い電圧が入力されるので、しきい値電圧の絶対値が最も低くなる。従って、前記SOI−PMOSの駆動能力が増大するので、前記電源の電力をさらにロスなく前記負荷に供給することが可能となるし、前記ロスが同じとなるようにとなるように前記SOI−PMOSのW長を設定した場合は、前記W長を小さくできる。さらに、前記SOI−PMOSは、前記電源が逆接続された際は、基板に最も高い電圧が入力されるので、しきい値電圧の絶対値が最も高くなる。従って、前記SOI−PMOSのオフリークが低減できるので、前記電源の逆接続時の消費電流をさらに減少させることができる。
【００５８】
なお、本発明の上記回路では、前記SOI−PMOSのゲートは、前記マイナス電極に接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSがオンするような電圧が与えられ、かつ、前記電源が逆接続された場合に、前記SOI−PMOSがオフするような電圧が与えられる構成としても同じような機能が実現できることは言うまでもなく。また、本発明の上記回路では、前記SOI−PMOSの基板は、ゲートに接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSのしきい値の絶対値が低下し、かつ、前記電源が逆接続された場合に、前記SOI−PMOSのしきい値の絶対値が高くなるような電圧が与えられる構成とすれば同じ効果が期待できることは言うまでもない。
【００５９】
図２は、本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図２に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS２０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、部分空乏タイプSOI−NMOS２０５のソースないしドレインを接続し、部分空乏タイプSOI−NMOS２０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６０】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイ
プSOI−PMOSに比べ、上記本発明の第２に実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOS方が、駆動能力が４倍程度大きく、しかも、同じ駆動能力に対するオフリークが減少する。従って、上記本発明の第２の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６１】
図３は、本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図３に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS３０５を用いる構成であり、プラス電極１０２ないし負荷１０４の
プラス端子１０６に、完全空乏タイプSOI−PMOS３０５のソースないしドレインを接続し、完全空乏タイプSOI−PMOS３０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６２】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第３に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−PMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第３の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６３】
図４は、本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図４に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS４０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、完全空乏タイプSOI−NMOS４０５のソースないしドレインを接続し、完全空乏タイプSOI−NMOS４０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６４】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第２の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOSに比べ、上記本発明の第４に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−NMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第４の実施の形態では、前記した本発明の第２の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６５】
図７は、本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【００６６】
図７に示すように、アナログ回路７０１は、プラス端子７１０がプラス電極１０２に接続され、マイナス端子７１１が完全空乏タイプSOI−NMOS４０６のソースないしドレインが接続され、完全空乏タイプSOI−NMOS４０６は、ドレインないしソースがマイナス電極１０３に接続され、ゲートがプラス電極１０２に接続され、基板がゲートに接続され、デジタル回路７０２は、プラス端子７１４がプラス電極１０２に接続され、マイナス端子７１５がマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６７】
また、アナログ回路７０１は、完全空乏タイプSOI−PMOS７０３、７０５と、完全空乏タイプSOI−NMOS７０４と７１６とで構成され、完全空乏タイプSOI−PMOS７０３は、ソースがプラス端子７１０に、ゲートがソースと完全空乏タイプSOI−PMOS７０５のゲートに、ドレインが完全空乏タイプSOI−NMOS７０４のドレインにそれぞれ接続され、完全空乏タイプSOI−PMOS７０５は、ソースがプラス端子７１０に、ドレインが完全空乏タイプSOI−NMOS７０６のドレインにそれぞれ接続され、完全空乏タイプSOI−NMOS７０４は、ゲートが第一入力端子７１２に、ソースがマイナス端子７１１にそれぞれ接続され、SOI−NMOS７０６は、ゲートが第二入力端子７１３に、ソースがマイナス端子７１１にそれぞれ接
続された構成である。
【００６８】
一方、デジタル回路７０２は、完全空乏タイプSOI−CMOSで構成され、デジタル回路７０２のマイナス端子７１５からプラス端子７１４への電流経路に、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８が直列に接続され、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８は、プラス端子７１４からの電流が、完全空乏タイプSOI−PMOS７０７のソースを介してドレインへ流れ、前記ドレインからの電流が、完全空乏タイプSOI−NMOS７０８のドレインを介してソースへ流れ、前記ソースからの電流がマイナス端子７１５に流れるように接続され、完全空乏タイプSOI−PMOS７０７のゲートと完全空乏タイプSOI-NMOS７０８のゲートが接続された構成である。尚、図中、端子７１４と７１５との間の点線部分は、他の回路等が挿入され得ることを意味するものである。
【００６９】
つまり、本発明の第５の実施の形態では、上記構成のデジタル回路をSOI−CMOSで構成することで、上記デジタル回路と前記プラス電極ないしマイナス電極の間に前記逆流防止トランジスタを設けなくても、前記電源が逆接続されても、上記デジタル回路のいずれかのSOI-MOSがオフするので、電力をほとんど消費しない。さらに、上記構成のデジタル回路をさらに、SOI−CMOSよりも駆動能力が高く、オフリークが少ない完全空乏型SOI−CMOSで構成することで、上記構成のデジタル回路面積縮小と、前記電源の逆接続時の消費電流をさらに低下させることができる。
【００７０】
また、上記デジタルと上記アナログ回路が混在する回路の場合、常時電流が流れるアナログ回路の電流経路にのみ、前記逆流防止トランジスタを設ければよいので、前記デジタル回路部分に供給される電流分、前記逆流防止トランジスタの駆動能力を落とす事ができる。つまり、前記本発明の第１〜第４の実施の形態よりも、前記逆流防止トランジスタの面積が縮小できる。
【００７１】
なお、上記アナログ回路、デジタル回路、逆流防止トランジスタを、部分空乏タイプSOI−MOSで構成しても、同じような効果が得られることは言うまでもないが、完全空乏タイプSOI−MOSで構成したほうが、キンク効果が無いので、より効果がえられる。
【００７２】
図８は、本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した、電源の極性がどちらの極性でも、効率良く動作できる回路である。
【００７３】
図８に示すように、本発明の第１〜第５の実施の形態で示した回路を利用した第１の回路８０１と第２に回路８０２を設け、第１の回路８０１は、プラス端子７１２がプラス電極、マイナス端子７１３がマイナス電極１０３にそれぞれ接続され、第２の回路８０２は、プラス端子８１２がマイナス電極１０３、マイナス端子８１３がプラス電極１０２にそれぞれ接続され、プラス電極１０２とマイナス電極１０３に電源１０１が接続される構成である。
【００７４】
上記構成とすることで、電源１０１が、プラス電極１０２の電圧がマイナス電極１０３の電圧よりも高くなるように正常接続された場合は、第１の回路８０１が動作し、第２の回路８０２は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。一方電源１０１がマイナス電極１０３の電圧がプラス電極１０２の電圧よりも高くなるように逆接続された場合は、第２の回路８０２が動作し、第１の回路８０１は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。従って、電源１０１の接続が、上記正常接続されても、上記逆接続されても、電源１０１の電力で効率良く動作できる回路が実現できる。
なお、電源１０１は、電池等の逆接続の可能性がある電源でも良いし、熱発電素子の様に、温度差等の自然エネルギーの与えられ方によって、発電電力の極性が変化するような自然エネルギー発電素子の場合、前記自然エネルギー発電素子が発電する電力の内従来利用できなかった逆極性の電力も利用可能となるので、前記自然エネルギー発電素子の発電電力で効率良駆動する回路が実現できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図２】本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図３】本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図４】本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図５】本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図である。
【図６】本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に説明するための図である。
【図７】本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図８】本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した電源の極性がどちらの極性でも、効率良く動作できる概略回路図である。
【図９】従来技術に係る電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【符号の説明】
【００７６】
１０１ 電源
１０２ プラス電極
１０３ マイナス電極
１０４ 負荷
１０５ 部分空乏タイプSOI−PMOS
１０６ 負荷のプラス端子
２０５ 部分空乏タイプSOI−NMOS
３０５ 完全空乏タイプSOI−PMOS
４０５ 完全空乏タイプSOI−NMOS
７０１ アナログ回路
７０２ デジタル回路
８０１ 第１の回路
８０２ 第２の回路
【技術分野】
【０００１】
本発明は、電源入力端子に逆極性電力が入力される場合のある回路を有する電子機器に関するものであり、特に、前記逆極性電力が入力された場合、前記逆極性電力をほとんど消費しないことが求められる前記回路を有する電子機器に関する。
【背景技術】
【０００２】
従来の電子機器内にある逆極性電力入力時に低消費となる回路は、図９に示すような構成となっている（例えば、特許文献１参照。）。図９に示しように、負荷１０４のプラス端子１０６とプラス電極１０２の間に逆流防止トランジスタ９０５を設け、逆流防止トランジスタ９０５のベースは、抵抗１０８を介してマイナス電極１０３に接続され、負荷１０４のマイナス端子１０７は、マイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成となっている。
【０００３】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、逆流防止トランジスタ９０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、逆流防止トランジスタ９０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、逆流防止トランジスタ９０５により遮断される。
【０００４】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【特許文献１】特開平５−２６０６５２（第２貢、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の電子機器内にある逆極性電力入力時に低消費となる回路で問題となるのは、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ９０５を前記IC内に取り込む場合である。
【０００６】
この場合、逆流防止トランジスタ９０５がバイポーラトランジスタの場合、前記ICの作成には非常に複雑な構造と製造プロセスが要求されるのはもちろんであるが、バイポーラトランジスタは、ベース電流が流れるので、低消費化できない問題がある。
【０００７】
一方、逆流防止トランジスタ９０５がFETの場合は、ゲートに電流が流れない分低消費化でき、前記ICの作成も容易である。しかし、Nチャネル型MOSFET（以降NMOSと略称）の性能の良いP型基板−N型ウェル構造においては、前記ICの面積を縮小するために、PMOSに比べ４倍程度の駆動能力を持ち、オフリークの少ないNMOSを、逆流防止トランジスタ９０５に用いると、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記NMOSにて遮断できない。従って、逆流防止トランジスタ９０５にNウェルをオープンとしたPチャネル型MOSFET（以降PMOSと略称）を用いる必要があるが、前記PMOSは、前記NMOSに比べ駆動能力が小さく、しかも、Nウェル内に作成されるため、駆動能力がさらに低下し、オフリークも多くなる。従って、W長の大きくする必要があり、前記I
Cのチップ面積の増大を招くだけでなく、電源１０１を逆接続した際の消費電流も増大する。
【０００８】
また、PMOSの性能の良いN型基板−P型ウェル構造においては、NMOSがP型ウェル内に形成されるので、前記P型ウェルをオープンとすれば、前記ICの面積を縮小に有利なNMOSを、逆流防止トランジスタ９０５に用いた方が良いが、前記NMOSは、P型ウェル内に作成されるため、性能がP型基板−N型ウェル構造の場合よりも劣っている。従って、前記NMOSのオフリークが増大し、その結果、電源１０１を逆接続した際の消費電流が増大してしまう。なお、逆流防止トランジスタ９０５にPMOSを使用した場合は、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記PMO Sにて遮断できない。
【０００９】
つまり、上記従来の回路では、逆流防止トランジスタ９０５をバイポーラにした場合は、低消費化できないし、逆流防止トランジスタ９０５をFETにした場合は、逆流防止トランジスタ９０５に、Nウェル内に作成したPMOSないし、Pウェル内に作成したNMOSを用いる必要がある。従って、前記PMOSないしNMOSは、基板に直接作成したそれらより、駆動能力が低下すると共に、オフリークも増大してしまうので、前記ICの面積増大を招くだけでなく、電源１０１の逆接続時の消費電流が増大してしまう課題があった。
【課題を解決するための手段】
【００１０】
そこで、本発明の第１の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成される負荷と、前記負荷と同一基板上に形成されるSOI−MOSとで構成される回路を有し、前記回路は、前記SOI−MOSが前記負荷の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００１１】
上記構成することで、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、前記電源の逆接続時の消費電流の増大を解決することができる。
【００１２】
さらに、本発明の第２の手段では、前記本発明の第１に手段に加え、前記回路は、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
上記構成することで、前記第１の手段よりも、前記ICの面積がさらに縮小でき、前記電源の逆接続時の消費電流を低下することができる。
【００１３】
そしてさらに、本発明の第３の手段では、前記本発明の第１ないし第２の手段に加え、前記回路は、前記SOI−MOSに完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００１４】
上記構成することで、前記第１ないし第２の手段よりも、前記ICの面積がさらに縮小でき、電源１０１の逆接続時の消費電流を低下することができる。
【００１５】
また、本発明の第４の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるデジタル回路を有し、前記デジタル回路は、前記デジタル回路の電流経路にSOI−PMOSとSOI−NMOSが直列に接続される構成であり、前記電源が正常接続された場合、前記電源からの電流が、前記SOI−PMOSのソースを介してドレインへ
流れ、前記SOI−PMOSのドレインからの電流は、前記SOI−PMOSのドレインを介してソースへと流れる構成とし、前記SOI−PMOSのゲートと前記SOI−NMOSのゲートは、電気的に接続されていることを特徴とする電子機器とした。
【００１６】
上記構成とすることで、上記デジタル回路には、前記逆流防止トランジスタが必要なくなるので、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００１７】
さらに、本発明の第５の手段では、上記第４の手段の構成に加え、前記デジタル回路は、前記SOI−PMOSに完全空乏タイプSOI−PMOSを用い、前記SOI−NMOSに完全空乏タイプSOI−NMOSを用いることを特徴とする電子機器とした。
【００１８】
上記構成とすることで、前記第４の手段によりも、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００１９】
そしてさらに、本発明の第６の手段では、前記第４および第５の手段の構成に加え、前記電子機器は、さらに、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるアナログ回路と、前記アナログ回路と同一基板上に形成されたSOI−MOSを設け、前記SOI−MOSは、前記アナログ回路の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合は、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００２０】
上記構成とすることで、前記デジタル回路に前記逆流防止トランジスタが必要なくなる分、前記SOI−MOSの駆動能力が少なくてすむので、アナログ回路と、同一基板上に形成されたSOI−MOSで形成されるICの面積を減少できるだけでなく、前記電源の逆接続時の消費電流を低下することができる。
【００２１】
また、本発明の第７の手段では、前記第６の手段に加え、前記SOI−MOSは、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
【００２２】
上記構成とすることで、前記第６の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２３】
そして、本発明の第８の手段では、前記第６および第７の手段の構成に加え、前記SOI−MOSは、完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００２４】
上記構成とすることで、前記第６および７の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２５】
さらに、本発明の第９の手段では、前記第１から第３いずれかの手段の構成に加え、前記電子機器は、さらに、前記回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２の回路有することを特徴とする電子機器とした。
【００２６】
上記構成とすることで、前記第１から３の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００２７】
そしてさらに、本発明の第１０の手段では、前記第４および５の手段の構成に加え、前記電子機器は、さらに、前記デジタル回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２のデジタル回路を有することを特徴とする電子機器とした。
【００２８】
上記構成とすることで、前記第４および５の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００２９】
また、本発明の第１１の手段では、前記第６から８いずれかの手段の構成に加え、前記デジタル回路に前記電源が正常接続されたり、正極性の電力を供給した場合、前記アナルグ回路と前記SOI−MOSに前記電源が逆接続されたり、逆極性の電力を供給することを特徴する電子機器とした。
【００３０】
上記構成とすることで、前記第６から８いずれかの手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【発明の効果】
【００３１】
本発明によれば、電子機器内にある逆流防止トランジスタを設けることで、逆極性電力入力時に低消費となる回路において、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ１０５を前記IC内に取り込む場合、前記ICを低消費化できるのはもちろんのこと、前記ICの面積縮小と、電源１０１の逆接続時の消費電流低減がはかれる。
【００３２】
また、電源が正常に接続されても、逆に接続されても、前記電源の電力で効率良く駆動できる回路を有した電子機器が実現できる。
【発明を実施するための最良の形態】
【００３３】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有しする。そして、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されており、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３４】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＰＭＯＳトランジスタと、を有する。そして、前記ＰＭＯＳトランジスタは、前記第1の端子と前記負荷の間に接続されており、前記ＰＭＯＳトランジスタのゲート電極及び基板電極には、前記第２の端子の電圧に基づいた電圧が印加されており、前記ＰＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３５】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＭＯＳトランジスタと、を有している。そして、前記ＭＯＳトランジスタは、前記負荷と直列に前記第1の端子と前記第２の端子の間に接続されており、前記電源が逆接続された
場合に、前記ＭＯＳトランジスタのゲート電極には、前記ＭＯＳトランジスタをＯＦＦする電圧が印加されており、前記ＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３６】
さらに、前記MOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３７】
さらに、前記負荷は、前記ＭＯＳトランジスタと同一基板上に形成されていることを特徴とする。
【００３８】
さらに、前記負荷を構成するＭＯＳトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３９】
また、本願発明の電子機器は、前記半導体集積回路を有することを特徴とする。
【００４０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４１】
図１〜４に、本発明の第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す。
【００４２】
また、図５に本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図を示す。
先ず、本発明で用いるSOI−MOSの構造から説明する。本発明で用いるSOI−MOSの構造は、図５に示すように、P型導電型あるいはN型導電型の支持基盤３０８の上に埋め込み酸化膜５０５を設け、埋め込み酸化膜５０５の上のシリコン層を部分的に酸化することでLOCOS３０７を形成する。また、LOCOS３０７は、埋め込み酸化膜５０５と完全に接触しており、これにより、LOCOS３０７に囲まれた前記シリコン層は、他の前記シリコン層と電気的に分離することができる。そして、おのおのが電気的に分離された各シリコン層に、SOI−PMOS１０５ないし、SOI−NMOS２０５を形成する構成である。つまり、SOI構造を用いることにより、従来のMOSのようにウェルを形成しなくとも、容易に素子間分離ができる。
【００４３】
また、SOI−PMOS１０５は、前記シリコン層に、P型のソース３０１とP型のドレイン３０２を、ソース３０１とドレイン３０２間のN型のボディー３０４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３１０上にゲート電極３０３を設けた構成であり、SOI−NMOSは、N型のソース３１１とN型のドレイン３１２を、ソース３１１とドレイン３１２間のP型のボディー３１４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３０１上にゲート電極３０３を設けた構成である。
【００４４】
またさらに、本発明では、支持基板３０８内に、埋め込み酸化膜５０５に接するように、支持基板３０８とは異なる導電型の第１基板領域３０６を設け、第１基板領域３０６内に、埋め込み酸化膜５０５に接するように、支持基板３０８と同じ導電型の第２基板領域３１６を設け、第１基板領域３０６ないし第２基板領域３１６は、SOI−PMOS１０５のボディー３０４ないし、SOI−NMOS２０５のボディー３１４の真下になるよう配置され、支持基板３０８と第１基板領域３０６と第２基板領域３１６は、各々が別の埋め込み酸化膜５０５のない領域を介して、各々が別のシリコン層領域と電気的に接続される構成である。
【００４５】
上記構成とすることで、前記各SOI−MOSのソースないしドレインの底部が埋め込み酸化膜と接するので、ソースないしドレインに付随する寄生容量が減少できる。従って、この前記各SOI−MOSで構成した回路は高速動作化や低消費化が図れる。そしてさらに、支持基
板や第１基板領域や第２基板領域の電圧を、各々の領域と電気的に接続されるシリコン層に別々の出電位を与えることで、別々に設定できる。従って、前記各領域の真上に位置する各SOI−MOSの特性を別々にコントロールできる。
【００４６】
なお、前記各シリコン層をある程度厚くすることで、前記各SOI−MOSは、前記ボディーが部分的にしか空乏化しない部分空乏タイプとなり、前記各シリコン層をある程度薄くすることで、前記各SOI−MOSは、前記ボディーを完全に空乏化する完全空乏タイプとすることができることは言うまでもない。
【００４７】
次に、本発明の説明で用いるSOI−MOSの記号を説明する。本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に図６に示す。図６に示すように、左右にソース４０１とドレイン４０２があり、ソース４０１とドレイン４０２の間にゲート４０３があり、ゲート４０３に下に、下方向を向いた矢印４０１があり、さらに、矢印４０１の下に、埋め込み酸化膜を絶縁膜とする容量４０５があり、容量４０５の下に、基板４０６がある構成となっており、基板４０６は、図５で示した支持基板３０８、第１基板領域３０６、ないし、第２基板領域３１６のいずれかに相当する構成となっている。また、図６の矢印４０４は、部分空乏タイプのSOI−NMOSの場合は逆に上方向を向き、完全空乏タイプSOI−PMOSの場合は、点線の矢印で下方向を向き、完全空乏タイプSOI−NMOSの場合は、点線の矢印で上方向を向く構成となる。
【００４８】
そして、図１〜４が、上記してきたSOI−MOSの記号を用いて、第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示した図であり、これについて説明する。
【００４９】
図１は、本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図１に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS１０５を用いる構成であり、プラス電極１０２ないし負荷１０４のプラス端子１０６に、部分空乏タイプSOI−PMOS１０５のソースないしドレインを接続し、部分空乏タイプSOI−PMOS１０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００５０】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、部分空乏タイプSOI−PMOS１０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、部分空乏タイプSOI−PMOS１０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、部分空乏タイプSOI−PMOS１０５により遮断される。
【００５１】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【００５２】
さらに、従来の前記回路のように、前記逆流防止トランジスタにバイポーラを使用するのに対して、本発明の上記回路では、前記逆流防止トランジスタに部分空乏タイプSOI−PMOSを使用する。従って、従来の前記回路に比べ、本発明の上記回路の方が、バイポーラのベースに流れる電流がなくなる分低消費化できる。
【００５３】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタにバイポーラを使用する構成の場合での消費電流が増大する課題を解決することができる。
【００５４】
また、従来の前記回路のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合に対しては、ウェル内に形成するため性能が劣化する前記FETに対して、本発明の上記回路で前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSは、ウェル内に作る必要がないので、駆動能力は低下しないし、オフリークも増大しない。
【００５５】
従って、本発明の上記回路では、従来の前記回路に比べ、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる。
【００５６】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、電源１０１の逆接続時の消費電流の増大を解決することができる。
【００５７】
またさらに、本発明の上記回路では、前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSの基板とゲートを接続する構成としている。これにより、前記SOI−PMOSは、前記電源が正常に接続された際は、基板に最も低い電圧が入力されるので、しきい値電圧の絶対値が最も低くなる。従って、前記SOI−PMOSの駆動能力が増大するので、前記電源の電力をさらにロスなく前記負荷に供給することが可能となるし、前記ロスが同じとなるようにとなるように前記SOI−PMOSのW長を設定した場合は、前記W長を小さくできる。さらに、前記SOI−PMOSは、前記電源が逆接続された際は、基板に最も高い電圧が入力されるので、しきい値電圧の絶対値が最も高くなる。従って、前記SOI−PMOSのオフリークが低減できるので、前記電源の逆接続時の消費電流をさらに減少させることができる。
【００５８】
なお、本発明の上記回路では、前記SOI−PMOSのゲートは、前記マイナス電極に接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSがオンするような電圧が与えられ、かつ、前記電源が逆接続された場合に、前記SOI−PMOSがオフするような電圧が与えられる構成としても同じような機能が実現できることは言うまでもなく。また、本発明の上記回路では、前記SOI−PMOSの基板は、ゲートに接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSのしきい値の絶対値が低下し、かつ、前記電源が逆接続された場合に、前記SOI−PMOSのしきい値の絶対値が高くなるような電圧が与えられる構成とすれば同じ効果が期待できることは言うまでもない。
【００５９】
図２は、本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図２に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS２０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、部分空乏タイプSOI−NMOS２０５のソースないしドレインを接続し、部分空乏タイプSOI−NMOS２０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６０】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイ
プSOI−PMOSに比べ、上記本発明の第２に実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOS方が、駆動能力が４倍程度大きく、しかも、同じ駆動能力に対するオフリークが減少する。従って、上記本発明の第２の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６１】
図３は、本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図３に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS３０５を用いる構成であり、プラス電極１０２ないし負荷１０４の
プラス端子１０６に、完全空乏タイプSOI−PMOS３０５のソースないしドレインを接続し、完全空乏タイプSOI−PMOS３０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６２】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第３に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−PMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第３の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６３】
図４は、本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図４に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS４０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、完全空乏タイプSOI−NMOS４０５のソースないしドレインを接続し、完全空乏タイプSOI−NMOS４０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６４】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第２の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOSに比べ、上記本発明の第４に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−NMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第４の実施の形態では、前記した本発明の第２の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６５】
図７は、本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【００６６】
図７に示すように、アナログ回路７０１は、プラス端子７１０がプラス電極１０２に接続され、マイナス端子７１１が完全空乏タイプSOI−NMOS４０６のソースないしドレインが接続され、完全空乏タイプSOI−NMOS４０６は、ドレインないしソースがマイナス電極１０３に接続され、ゲートがプラス電極１０２に接続され、基板がゲートに接続され、デジタル回路７０２は、プラス端子７１４がプラス電極１０２に接続され、マイナス端子７１５がマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６７】
また、アナログ回路７０１は、完全空乏タイプSOI−PMOS７０３、７０５と、完全空乏タイプSOI−NMOS７０４と７１６とで構成され、完全空乏タイプSOI−PMOS７０３は、ソースがプラス端子７１０に、ゲートがソースと完全空乏タイプSOI−PMOS７０５のゲートに、ドレインが完全空乏タイプSOI−NMOS７０４のドレインにそれぞれ接続され、完全空乏タイプSOI−PMOS７０５は、ソースがプラス端子７１０に、ドレインが完全空乏タイプSOI−NMOS７０６のドレインにそれぞれ接続され、完全空乏タイプSOI−NMOS７０４は、ゲートが第一入力端子７１２に、ソースがマイナス端子７１１にそれぞれ接続され、SOI−NMOS７０６は、ゲートが第二入力端子７１３に、ソースがマイナス端子７１１にそれぞれ接
続された構成である。
【００６８】
一方、デジタル回路７０２は、完全空乏タイプSOI−CMOSで構成され、デジタル回路７０２のマイナス端子７１５からプラス端子７１４への電流経路に、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８が直列に接続され、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８は、プラス端子７１４からの電流が、完全空乏タイプSOI−PMOS７０７のソースを介してドレインへ流れ、前記ドレインからの電流が、完全空乏タイプSOI−NMOS７０８のドレインを介してソースへ流れ、前記ソースからの電流がマイナス端子７１５に流れるように接続され、完全空乏タイプSOI−PMOS７０７のゲートと完全空乏タイプSOI-NMOS７０８のゲートが接続された構成である。尚、図中、端子７１４と７１５との間の点線部分は、他の回路等が挿入され得ることを意味するものである。
【００６９】
つまり、本発明の第５の実施の形態では、上記構成のデジタル回路をSOI−CMOSで構成することで、上記デジタル回路と前記プラス電極ないしマイナス電極の間に前記逆流防止トランジスタを設けなくても、前記電源が逆接続されても、上記デジタル回路のいずれかのSOI-MOSがオフするので、電力をほとんど消費しない。さらに、上記構成のデジタル回路をさらに、SOI−CMOSよりも駆動能力が高く、オフリークが少ない完全空乏型SOI−CMOSで構成することで、上記構成のデジタル回路面積縮小と、前記電源の逆接続時の消費電流をさらに低下させることができる。
【００７０】
また、上記デジタルと上記アナログ回路が混在する回路の場合、常時電流が流れるアナログ回路の電流経路にのみ、前記逆流防止トランジスタを設ければよいので、前記デジタル回路部分に供給される電流分、前記逆流防止トランジスタの駆動能力を落とす事ができる。つまり、前記本発明の第１〜第４の実施の形態よりも、前記逆流防止トランジスタの面積が縮小できる。
【００７１】
なお、上記アナログ回路、デジタル回路、逆流防止トランジスタを、部分空乏タイプSOI−MOSで構成しても、同じような効果が得られることは言うまでもないが、完全空乏タイプSOI−MOSで構成したほうが、キンク効果が無いので、より効果がえられる。
【００７２】
図８は、本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した、電源の極性がどちらの極性でも、効率良く動作できる回路である。
【００７３】
図８に示すように、本発明の第１〜第５の実施の形態で示した回路を利用した第１の回路８０１と第２に回路８０２を設け、第１の回路８０１は、プラス端子７１２がプラス電極、マイナス端子７１３がマイナス電極１０３にそれぞれ接続され、第２の回路８０２は、プラス端子８１２がマイナス電極１０３、マイナス端子８１３がプラス電極１０２にそれぞれ接続され、プラス電極１０２とマイナス電極１０３に電源１０１が接続される構成である。
【００７４】
上記構成とすることで、電源１０１が、プラス電極１０２の電圧がマイナス電極１０３の電圧よりも高くなるように正常接続された場合は、第１の回路８０１が動作し、第２の回路８０２は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。一方電源１０１がマイナス電極１０３の電圧がプラス電極１０２の電圧よりも高くなるように逆接続された場合は、第２の回路８０２が動作し、第１の回路８０１は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。従って、電源１０１の接続が、上記正常接続されても、上記逆接続されても、電源１０１の電力で効率良く動作できる回路が実現できる。
なお、電源１０１は、電池等の逆接続の可能性がある電源でも良いし、熱発電素子の様に、温度差等の自然エネルギーの与えられ方によって、発電電力の極性が変化するような自然エネルギー発電素子の場合、前記自然エネルギー発電素子が発電する電力の内従来利用できなかった逆極性の電力も利用可能となるので、前記自然エネルギー発電素子の発電電力で効率良駆動する回路が実現できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図２】本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図３】本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図４】本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図５】本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図である。
【図６】本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に説明するための図である。
【図７】本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図８】本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した電源の極性がどちらの極性でも、効率良く動作できる概略回路図である。
【図９】従来技術に係る電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【符号の説明】
【００７６】
１０１ 電源
１０２ プラス電極
１０３ マイナス電極
１０４ 負荷
１０５ 部分空乏タイプSOI−PMOS
１０６ 負荷のプラス端子
２０５ 部分空乏タイプSOI−NMOS
３０５ 完全空乏タイプSOI−PMOS
４０５ 完全空乏タイプSOI−NMOS
７０１ アナログ回路
７０２ デジタル回路
８０１ 第１の回路
８０２ 第２の回路
【特許請求の範囲】
【請求項１】
電源の正極が接続されるべき第１の端子と、
前記電源の負極が接続されるべき第２の端子と、
前記第１の端子に接続された、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷と前記第２の端子の間に接続され、ゲート及び基板領域に前記第１の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＮＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタは、前記基板領域とは異なる導電型の支持基板上に設けられたＳＯＩ−ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項２】
電源の正極が接続されるべき第１の端子と、
前記電源の負極が接続されるべき第２の端子と、
前記第２の端子に接続された、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷と前記第１の端子の間に接続され、ゲート及び基板領域に前記第２の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＰＭＯＳトランジスタと、を有し、
前記ＰＭＯＳトランジスタは、前記基板領域とは異なる導電型の支持基板上に設けられたＳＯＩ−ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項３】
前記ＳＯＩ−ＭＯＳトランジスタは、完全空乏タイプであることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記負荷は、前記支持基板上に形成された完全空乏タイプのＳＯＩ−ＭＯＳトランジスタを備えていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
請求項１から４のいずれかに記載の半導体集積回路を有することを特徴とする電子機器。
【請求項６】
電源の正極が接続されるべき第１の端子に接続された前記電源の電力の供給を受けて駆動する負荷と、
前記電源の負極が接続されるべき第２の端子と前記負荷との間に接続され、ゲート及び基板領域に前記第１の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＮＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタはＳＯＩ−ＭＯＳトランジスタであることを特徴とする電子機器。
【請求項７】
前記電源の負極が接続されるべき第２の端子に接続された前記電源の電力の供給を受けて駆動する負荷と、
電源の正極が接続されるべき第１の端子と前記負荷との間に接続され、ゲート及び基板領域に前記第２の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＰＭＯＳトランジスタと、を有し、
前記ＰＭＯＳトランジスタはＳＯＩ−ＭＯＳトランジスタであることを特徴とする電子機器。
【請求項１】
電源の正極が接続されるべき第１の端子と、
前記電源の負極が接続されるべき第２の端子と、
前記第１の端子に接続された、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷と前記第２の端子の間に接続され、ゲート及び基板領域に前記第１の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＮＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタは、前記基板領域とは異なる導電型の支持基板上に設けられたＳＯＩ−ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項２】
電源の正極が接続されるべき第１の端子と、
前記電源の負極が接続されるべき第２の端子と、
前記第２の端子に接続された、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷と前記第１の端子の間に接続され、ゲート及び基板領域に前記第２の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＰＭＯＳトランジスタと、を有し、
前記ＰＭＯＳトランジスタは、前記基板領域とは異なる導電型の支持基板上に設けられたＳＯＩ−ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項３】
前記ＳＯＩ−ＭＯＳトランジスタは、完全空乏タイプであることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記負荷は、前記支持基板上に形成された完全空乏タイプのＳＯＩ−ＭＯＳトランジスタを備えていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
請求項１から４のいずれかに記載の半導体集積回路を有することを特徴とする電子機器。
【請求項６】
電源の正極が接続されるべき第１の端子に接続された前記電源の電力の供給を受けて駆動する負荷と、
前記電源の負極が接続されるべき第２の端子と前記負荷との間に接続され、ゲート及び基板領域に前記第１の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＮＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタはＳＯＩ−ＭＯＳトランジスタであることを特徴とする電子機器。
【請求項７】
前記電源の負極が接続されるべき第２の端子に接続された前記電源の電力の供給を受けて駆動する負荷と、
電源の正極が接続されるべき第１の端子と前記負荷との間に接続され、ゲート及び基板領域に前記第２の端子の電圧に基づいた電圧が印加された、前記負荷に供給される電力を制御するＰＭＯＳトランジスタと、を有し、
前記ＰＭＯＳトランジスタはＳＯＩ−ＭＯＳトランジスタであることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−２６３２１９（Ｐ２００８−２６３２１９Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００８−１５７１５２（Ｐ２００８−１５７１５２）
【出願日】平成２０年６月１６日（２００８．６．１６）
【分割の表示】特願２００３−１７１０６（Ｐ２００３−１７１０６）の分割
【原出願日】平成１５年１月２７日（２００３．１．２７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１４年度新エネー・産業技術総合開発機構極低電力情報端末用ＬＳＩの研究開発委託研究、産業活力再生特別措置法第３０条の適用をうけるもの）。
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成２０年６月１６日（２００８．６．１６）
【分割の表示】特願２００３−１７１０６（Ｐ２００３−１７１０６）の分割
【原出願日】平成１５年１月２７日（２００３．１．２７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１４年度新エネー・産業技術総合開発機構極低電力情報端末用ＬＳＩの研究開発委託研究、産業活力再生特別措置法第３０条の適用をうけるもの）。
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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