複数の半導体層を備えた半導体デバイス
半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスに係り、詳しくは、複数の半導体層を備えた半導体デバイスに関する。
【背景技術】
【０００２】
一般に、半導体デバイスは半導体層に形成される。例えば、半導体を絶縁膜上に設けた（ＳＯＩ）技術によれば、半導体基板上の絶縁体層（埋め込み二酸化ケイ素膜等）を覆う半導体層内にデバイスが形成される。ＳＯＩデバイスにより、従来のバルク技術を上回る性能が実現される。最近、多くのＳＯＩ技術では、異なる導電型を有する種々の半導体デバイス（例えば、ＰＭＯＳ及びＮＭＯＳデバイスとそれぞれ称されるＰ型金属酸化膜半導体（ＰＭＯＳ）、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）等）を同じ半導体層内で結合させ、狭い溝により隔離すること（ＳＴＩ）によって、デバイスを互いに電気的に分離している。また、種々の半導体デバイス（ＰＭＯＳ及びＮＭＯＳデバイス等）は、それらが形成される半導体層の様々な特性を変化させることにより最適化されている。しかしながら、ＰＭＯＳデバイス及びＮＭＯＳデバイスについて、通常は、初期の半導体層に対し異なる最適化が必要とされる。
【０００３】
例えば、ＰＭＯＳ及びＮＭＯＳデバイスの移動度及び性能は、それらが形成される半導体層の結晶配向性の影響を受けるものの、ＰＭＯＳデバイスの最適な結晶配向性は、ＮＭＯＳデバイスの最適な結晶配向性とは異なる。例えば、ＰＭＯＳ移動度は、（１１１）結晶平面に沿って最も高くなるが、ＮＭＯＳ移動度は、（１００）結晶平面に沿って最も高くなる。従って、現在の技術では、デバイスは、（１００）結晶平面に形成され、また、ＭＯＳＦＥＴチャネルは、電流がその平面内を＜１１０＞結晶配向性に沿って流れるように配向される。つまり、ＮＭＯＳデバイスを優先してＰＭＯＳデバイスの性能を低下させてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ＰＭＯＳ及びＮＭＯＳデバイスを独立して最適化することのできるＰＭＯＳ及びＮＭＯＳデバイスの結合方法が求められている。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、ＳＯＩ技術により高められた性能を維持しつつ、例えば、ＰＭＯＳ及びＮＭＯＳデバイス等の種々のデバイスを独立して最適化することができる。一実施形態では、複数の半導体層を使用して、ＰＭＯＳデバイスとＮＭＯＳデバイスとを異なる半導体層にそれぞれ形成する。このように、ある種類のデバイスは、ある半導体層に形成され、それとは別の半導体層に形成される別の種類のデバイスとは異なる導電特性を有している。従って、これらの異なる導電特性は別々に最適化される。一実施形態において、導電特性は、材料組成、結晶面、ＭＯＳＦＥＴチャネルに対する配向性及び歪み等の組み合わせにより定められる（一実施形態において、導電特性は、電子輸送特性とも称されることに留意すべきである）。一実施形態において、電流方向への最適な導電性のためＭＯＳＦＥＴチャネルを配向し易くするように、各半導体層は、その平面の法線ベクトルの周りに独立して回転する。また、一実施形態において、デバイスが形成される半導体層はＳＯＩ構造の活性層であることから、ＰＭＯＳ及びＮＭＯＳの両デバイスにとって、ＳＯＩ隔離の利得を維持することができる。
【発明を実施するための最良の形態】
【０００６】
本発明は、実施例により説明されるが、添付図によって制限されない。図中の同じ部材番号は、類似の構成要素を示す。
図中の構成要素は、簡便さ及び明確さのために示され、必ずしも実寸に従い図示されていないことは、当業者にとって明らかである。例えば、図中の幾つかの構成要素の寸法は、本発明の実施例を理解し易くするため、他の構成要素よりも誇張されている。
【０００７】
図１は、本発明の一実施形態に従う半導体デバイス１０の断面を示す。半導体デバイス１０は、基板１２、基板１２を覆う埋め込み絶縁層１４、埋め込み絶縁層１４を覆う第一半導体層１６、第一半導体層１６を覆う結合層１８、及び結合層１８を覆う第二半導体層２０を含む。一実施形態において、第一半導体層１６は、主に一種類のデバイスを形成するために使用され、例えば、一導電型を有している。一方、第二半導体層２０は、例えば、主にそれとは別の種類のデバイスを形成するために使用され、異なる導電型を有している。従って、一実施形態において、基板１２は、デバイスを形成するために用いられない。本実施形態において、基板１２は、半導体ダイを形成及び支持するための機械的要件を満たす任意の種類の材料からなる。例えば、基板１２は、石英やプラスチック基板から形成してもよい。また、基板１２は、例えば、シリコン基板等の任意の種類の半導体基板であってもよい。この場合、基板１２は、デバイスを形成するために使用される。
【０００８】
一実施形態において、第一半導体層１６及び第二半導体層２０は、約１００ナノメータ（ｎｍ）未満の厚さを有している。第一半導体層１６及び第二半導体層２０の材料組成、並びにその他の特性については、これらデバイスの形成に用いられる層及びプロセスにより後で形成されるデバイスの種類によって規定される。一実施形態において、半導体層１６は、例えば、シリコン、シリコンゲルマニウム、ゲルマニウム又はそれらの任意の組み合わせ等の半導体材料から形成される。一実施形態において、半導体層１６は、シリコン炭素合金（Ｓｉ（１−ｘ）Ｃｘ）又は炭化ケイ素（ＳｉＣ）であってもよい。一実施形態において、半導体層２０は、例えば、シリコン、シリコンゲルマニウム、ゲルマニウム又はそれらの任意の組み合わせ等の半導体材料から形成してもよい。一実施形態において、半導体層２０は、シリコン炭素合金（Ｓｉ（１−ｘ）Ｃｘ）又は炭化ケイ素（ＳｉＣ）であってもよい。
【０００９】
例えば、一実施形態において、第一半導体層１６は、ＰＭＯＳデバイス（Ｐチャネルデバイスやトランジスタ等と称され、導電型はＰ型である）を形成するために用いられる。一方、第二半導体層２０は、ＮＭＯＳデバイス（Ｎチャネルデバイスやトランジスタ等と称され、導電型はＮ型である）を形成するために用いられる。本実施形態において、第一半導体層１６は、圧縮歪みシリコンゲルマニウム又は（１００）結晶面を有する（非歪みや圧縮歪み性）シリコンから形成される。本実施形態において、ＰＭＯＳデバイスは、例えば＜１１０＞又は＜１００＞配向等、結晶平面上の任意の配向で形成される。また、第一半導体層１６は、（１１１）結晶平面を有する非歪みシリコンや圧縮歪みシリコンから形成してもよい。その場合、ＰＭＯＳデバイスは、結晶平面上の任意のチャネル配向で形成される。それとは別に、第一半導体層１６は、（１１０）結晶平面を有する非歪みシリコンや歪みシリコンから形成してもよい。その場合、ＰＭＯＳデバイスは、＜−１１０＞チャネル配向で形成される。第二半導体層２０は、（１００）結晶平面を有する引っ張り歪みシリコンから形成される。その場合、ＮＭＯＳデバイスは、結晶平面上の任意の配向で形成される。別の実施形態において、第一半導体層１６を使用して、ＮＭＯＳデバイスを形成してもよく、第二半導体層２０を使用して、ＰＭＯＳデバイスを形成してもよく、ＮＭＯＳ及びＰＭＯＳの各デバイスについて上述した材料組成及び平面を使用してもよいことに留意すべきである。
【００１０】
別の実施形態において、形成すべきデバイスの種類に応じて任意の他の種類の材料を使用してもよい。その場合、半導体層１６の特性（材料組成、歪み等）は、半導体層２０の特性とは異なっていてもよい。また、半導体層１６，２０の特性は、プロセスを通じて変化するかもしれない。例えば、一実施形態において、各半導体層１６，２０は、後の処理で歪み（引っ張り又は圧縮歪み）を受けるシリコン、シリコンゲルマニウム又はゲルマニウム等の半導体材料から形成してもよい。別の実施形態において、歪みシリコン又はシリコンゲルマニウムを使用して、層１６，２０を形成してもよく、次のプロセスによりこの歪みが変化する。
【００１１】
一実施形態において、埋め込み絶縁層１４は二酸化ケイ素から形成される。しかし、別の実施形態において、埋め込み絶縁層１４に別の絶縁材料を使用してもよい。また、一実施形態において、埋め込み絶縁層１４は、約５０ｎｍ〜２００ｎｍの範囲の厚さを有している。それとは別に、他の厚さを用いてもよい。一実施形態において、結合層１８は、８０ｎｍ未満の厚さを有しており、絶縁及び／又は接着層として使用される。例えば、一実施形態において、結合層１８は、二酸化ケイ素から形成される。また、他の絶縁体を使用してもよい。一実施形態において、結合層１８は、第二半導体層２０の第一半導体層１６への接着を容易にする。別の実施形態において、異なる絶縁材料及び／又は接着材料を結合層１８に使用してもよく、更に別の実施形態においては、結合層を組み合わせて使用してもよい。また、結合層１８は存在しなくてもよい。
【００１２】
図２は、開口２２，２６等の隔離溝開口を形成した後の図１の半導体デバイス１０の断面を示す。一実施形態において、開口２２，２６等の開口は、従来のパターニングとエッチングとを用いて形成され、開口が埋め込み絶縁層１４にまで延びるように形成される。それとは別に、開口（図示せず）が結合層１８にまでしか延びないよう第二半導体層２０に隔離溝開口を形成してもよい。図３は、狭い溝隔離（ＳＴＩ）２８、３０、３４、３６（隔離領域２８、３０、３４、３６とも称される）を形成するため、隔離溝開口を充填した後の図２の半導体デバイス１０の断面を示す。従来のプロセスを用いて、溝開口を充填し、更に、得られたＳＴＩを平坦化してもよい。一実施形態において、溝充填材料として酸化物が使用される。
【００１３】
図４は、第一半導体層１６の部分を露出させるため、第二半導体層２０及び結合層１８の一部をパターニング及び除去した後の半導体デバイス１０の断面を示す。従って、第二半導体層２０の残存部分（領域１７等）は、一種類のデバイスを形成するために使用される。一方、第一半導体層１６の露出部分（領域１５内等）は、別の種類のデバイスを形成するために使用される。図示される実施形態において、領域１７は、第一半導体層１６の露出部分も含むことに留意すべきである。この場合、領域１７における第一半導体層１６の露出部分は、領域１７内の第二半導体層２０に形成されるデバイス用のバックゲートに接触子を提供するために用いられる。また、領域１７は、第一半導体層１６の露出部分を含まなくてもよい。
【００１４】
図５は、トランジスタ３８、４０、４２（デバイス３８、４０、４２とも称される）を形成した後の図４の半導体デバイス１０の断面を示す。図５に示すように、トランジスタ３８、４２は、第一半導体層１６を用いて領域１５に形成されるが、トランジスタ４０は、第二半導体層２０を用いて領域１７に形成される。従って、例えば、第一半導体層１６と第二半導体層２０の特性が異なることにより、トランジスタ３８、４２及びトランジスタ４０は異なる導電特性を有する。これらの特性として、例えば、材料組成、結晶面と配向性、及び歪みの組み合わせが挙げられる。次に、導電特性は、トランジスタのチャネル領域における半導体層の特性により決定される。
【００１５】
図５に示すように、トランジスタ３８は、第一半導体層１６に形成されるチャネル領域４８及びソース／ドレイン領域４４、４６を含み、チャネル領域４８は、ソース／ドレイン領域４４、４６間に設けられている。トランジスタ３８は、チャネル領域４８及びソース／ドレイン領域４４、４６の一部を覆うゲート誘電体５４と、ゲート誘電体５４を覆うゲート５０と、ゲート誘電体５４を覆う側壁スペーサ５２及びゲート５０の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ３８を形成するために使用してもよい。トランジスタ４０は、第二半導体層２０内に形成されたチャネル領域６０とソース／ドレイン領域５６、５８とを含む。チャネル領域６０は、ソース／ドレイン領域５６、５８間に設けられている。また、トランジスタ４０は、チャネル領域６０及びソース／ドレイン領域５６、５８の一部を覆うゲート誘電体６６と、ゲート誘電体６６を覆うゲート６２と、ゲート誘電体６６を覆う側壁スペーサ６４及びゲート６２の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ４０を形成するために使用してもよい。トランジスタ４２は、第一半導体層１６に形成されたチャネル領域７２とソース／ドレイン領域６８、７０とを含む。チャネル領域７２は、ソース／ドレイン領域６８、７０間に設けられている。また、トランジスタ４２は、チャネル領域７２及びソース／ドレイン領域６８、７０の一部を覆うゲート誘電体７８と、ゲート誘電体７８を覆うゲート７４と、ゲート誘電体７８を覆う側壁スペーサ７６及びゲート７４の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ４２を形成するために使用してもよい。一実施形態において、各トランジスタ３８、４０、４２はいずれも同時に形成される。例えば、各ゲート誘電体は同時に形成され、各ゲートなども同時に形成される。
【００１６】
上述したように、一実施形態において、トランジスタ３８、４２はＰＭＯＳトランジスタであり、トランジスタ４０はＮＭＯＳトランジスタである。従って、本実施形態において、上記の材料組成及び結晶面を第一半導体層１６と第二半導体層２０とに使用してもよい。その場合、第一半導体層１６は、ＰＭＯＳデバイスの形成に使用され、第二半導体層は、ＮＭＯＳデバイスの形成に使用される。従って、第一及び第二半導体層の相違のため、トランジスタ３８、４２は、トランジスタ４０と比較して異なる導電特性を有することに留意すべきである。例えば、チャネル領域４８、７２の歪み及び材料組成はチャネル領域６０と異なる。このように、トランジスタ３８、４２の導電特性は、トランジスタ４０の導電特性と比較してＰＭＯＳトランジスタのキャリア移動度をより向上させる。一方、トランジスタ４０の導電特性は、トランジスタ３８、４２の導電特性と比較してＮＭＯＳトランジスタのキャリア移動度をより向上させる。それとは別に、トランジスタ３８、４２はＮＭＯＳトランジスタであってもよく、トランジスタ４０はＰＭＯＳトランジスタであってもよく、それに従い、第一及び第二半導体層１６、２０が形成されることに留意すべきである。
【００１７】
また、一実施形態において、各領域１５、１７は、主に同じ種類のデバイスを含むが、別の実施形態において、各領域１５、１７内の幾つかのデバイスはその種類が異なっていてもよく、その場合、各領域におけるデバイスの大部分を優先して、これらのデバイスの性能を低下させることになる。例えば、トランジスタ３８、４２がＰＭＯＳトランジスタに相当し、トランジスタ４０がＮＭＯＳトランジスタに相当する上記の例において、半導体デバイス１０は、第二半導体層２０に形成された領域１７に一以上のＰＭＯＳトランジスタを含むことができ、同様に、第一半導体層１６に形成された領域１５に一つ以上のＮＭＯＳトランジスタを含むことができる。
【００１８】
一実施形態において、ゲート５０、６２、７４は、第二半導体層２０の突起により導入された段差上に形成される多結晶シリコン（即ちポリシリコン）ゲートからなる。例えば、ゲート６２は、（図５の断面がＸ−Ｙ平面であると仮定したときのｚ軸に沿って）本紙から外方へ延びている。その場合、ｚ軸に沿ったこの領域は、領域１７より低い領域１５の一部であってもよい。
【００１９】
図６は、接触子を形成した後の図５の半導体デバイス１０の断面を示す。一実施形態において、トランジスタ３８、４０、４２の形成後、エッチング停止層７８は、トランジスタ３８，４０、４２を覆うとともに第一及び第二半導体層１６、２０を覆うように析出されたブランケットからなる。層間絶縁膜（ＩＬＤ）層８０は、エッチング停止層７８上に形成される。次に、接触子８４、８６、８８、９０、９２、９４、９６の位置を規定するために開口がＩＬＤ層８０に形成される。その場合、エッチング停止層７８は、様々な深さ（領域１７よりも領域１５内で深い）の開口を形成するために使用される。一実施形態において、エッチング停止層７８は窒化層からなる。その後、貫通エッチングにより、エッチング停止層７８を貫くようにしてエッチングされるとともに、下位層（例えば、トランジスタのソース／ドレイン領域又は領域１７の第一半導体層１６の一部等）が露出される。従来のプロセス及び材料を、エッチング停止層７８、ＩＬＤ８０及び接触子開口を形成するために使用してもよい。接触子開口を形成した後、前記接触子開口には、トランジスタ３８のソース／ドレイン領域４４、トランジスタ３８のソース／ドレイン領域４６、領域１７内の第一半導体層１６、トランジスタ４０のソース／ドレイン領域５６、トランジスタ４０のソース／ドレイン領域５８、トランジスタ４２のソース／ドレイン領域６８及びトランジスタ４２のソース／ドレイン領域７０との接触を提供する接触子（又はビア）８４、８６、８８、９０、９２、９４、９６を形成するため、導電材（例えば、ポリシリコンや金属等）が充填されるとともに、平坦化される。
【００２０】
接触子を形成した後、層間絶縁膜層８２がＩＬＤ層８０上に形成される。次に、層間絶縁膜層８２内の接触子の経路を規定する溝開口が、層間絶縁膜層８２内に形成される。その後、溝開口は、金属部分９８、１００、１０２、１０４、１０６、１０８を有する相互接続層を形成するため、充填されるとともに、平坦化される。金属部分９８は接触子８４との電気的接続を提供し、金属部分１００は接触子８６との電気的接続を提供し、金属部分１０２は接触子８８との電気的接続を提供し、金属部分１０４は接触子９０との電気的接続を提供し、金属部分１０６は接触子９２、９４との電気的接続を提供し（つまり、トランジスタ４０のソース／ドレイン領域５８をトランジスタ４２のソース／ドレイン領域６８に電気的に接続する）、及び金属部分１０８は接触子９６との電気的接続を提供することに留意すべきである。従来の材料及びプロセスを、層８２及び金属９８、１００、１０２、１０４、１０６、１０８を形成するために使用してもよい。
【００２１】
図６に示すように、第一半導体層１６は、第二半導体層２０を用いて形成されるトランジスタと異なる導電特性を有するトランジスタを形成するために使用される。また、第一半導体層１６の一部は、他の機能を提供するために使用してもよい。図示される実施形態において、領域１７内の第一半導体層１６は、トランジスタ４０のバックゲートを提供するために使用される。このように、トランジスタ４０の下部に設けられる第一半導体層１６には、トランジスタ４２の閾値電圧に影響を及ぼすために使用される金属１０２及び接触子８８を介して電圧が付与される。別の実施形態において、第一半導体層１６の一部や複数の部分（図示せず）が、基板１２と連結した減結合コンデンサを形成するために使用される。それとは別に、第一半導体層１６の一部や複数の部分（図示せず）は、必要に応じて高精度な抵抗を形成するために使用してもよい。
【００２２】
従って、第一及び第二半導体層１６、２０は、異なる種類のデバイスを独立して最適化できる異なる領域を規定するために使用される。このように、「ホール」と「島」は、例えば、第一半導体層１６を使用してデバイスを形成する領域に「ホール」が相当し、第二半導体層２０を使用してデバイスを形成する領域に「島」が相当するウェハに亘って規定される。このように、「ホール」及び「島」はＳＯＩ領域にそれぞれ相当するため、依然として、全てのデバイスがＳＯＩ絶縁の利得を維持しつつ、種々の最適化が使用される。
【００２３】
図７〜９は、本発明の別の実施形態に従う半導体デバイス２００の断面を示す。図７は、基板２０２、基板２０２を覆う埋め込み絶縁層２０４、埋め込み絶縁層２０４を覆う第一半導体層２０６、第一半導体層２０６を覆う結合層２０８、及び結合層２０８を覆う第二半導体層２１０を備える半導体デバイス２００の断面を示す。図７に示す実施形態において、第二半導体層２１０及び結合層２０８の一部が除去され、領域２０７では、下層の第一半導体層２０６の一部が露出され、領域２０９では、第二半導体層２１０及び結合層２０８の一部が残存している。従って、一実施形態において、図７に示す実施形態のプロセスは、図１〜４を参照した上述したものと同一か類似の方法で行われる。つまり、基板１２、埋め込み絶縁層１４、第一半導体層１６、結合層１８、第二半導体層２０及びＳＴＩ２８、３０、３４、３６について上述した説明及び実例は、基板２０２、埋め込み絶縁層２０４、第一半導体層２０６、結合層２０８、第二半導体層２１０およびＳＴＩ２１２にそれぞれ適用してもよい。また、第二半導体層２１０と結合層２０８の一部を除去し、領域２０７の第一半導体層２０６の一部を露出させるため、従来のパターニングとエッチングを使用してもよいことに留意すべきである。
【００２４】
図８は、第一半導体層２０６上に第三半導体層２１４（又は半導体領域２１４）を形成した後の図７の半導体デバイス２００の断面を示す。一実施形態において、第三半導体層２１４は、選択的に、第一半導体層２０６上でエピタキシャル成長させられる。一実施形態において、第三半導体層２１４は、第一半導体層２０６上でエピタキシャル成長させられることから、第三半導体層２１４の形成に用いられる材料に応じて、下層の第一半導体層２０６の特性を反映する。従って、一実施形態において、第三半導体層２１４は、第一半導体層２０６の延長部分としてみなされる。エピタキシャル成長した第三半導体層２１４の材料は、第一半導体層２０６に応じて決められる。つまり、適合性を有する任意の材料（例えば、シリコン、シリコンゲルマニウム又はゲルマニウム等）を第一半導体層２０６上で成長させてもよい。層２０６、２１４に対し種々の材料を選択できることが、層２１４の歪みと導電特性とを更に適合させることを可能にする点を留意すべきである。
【００２５】
領域２０７では、領域２０９のＳＯＩ領域の活性半導体層（層２１０に相当）と比較して、より厚い活性半導体層（層２０６、２１４の結合した厚さに相当）を有するＳＯＩ領域が形成されることに留意すべきである。このように、次に形成されるトランジスタの導電特性は、材料組成、結晶面、ＭＯＳＦＥＴチャネルに対する配向及び歪みに加えて、活性半導体層の厚さに基づくかもしれない。第三半導体層２１４は、第二半導体層２１０と実質的に同一平面に成長させられる点に留意すべきである。一実施形態において、第三半導体層２１４の形成後、実質的に同一平面を得るため、更なる平坦化を行ってもよい。また、領域１５、１７を参照して上述したように、ＳＯＩ隔離の利得を維持しながら、異なる種類のトランジスタが独立して最適化される各領域２０７、２０９に異なる種類のデバイスを形成することができる。
【００２６】
図９は、トランジスタ２１６、２１８を形成した後の図８の半導体デバイス２００の断面を示す。トランジスタ２１６は、領域２０７に第三半導体層２１４（及びエピタキシャル成長時に第一半導体層２０６）を用いて形成され、トランジスタ２１８は、領域２０９に第二半導体層２１０を用いて形成される。従って、一実施形態において、トランジスタ２１６はＮＭＯＳトランジスタであり、トランジスタ２１８はＰＭＯＳトランジスタであるが、層２０６、２１４、２１０の材料に応じて逆の関係も成り立つ。一実施形態において、各領域は、主として一つの種類のデバイスを含むが、これらの異なる種類のトランジスタの性能が低下しても、各領域は、必要に応じて、異なる種類の一つ以上のトランジスタを含むことができる。従来の材料及びプロセスを、トランジスタ２１６、２１８を形成するために使用してもよいことに留意すべきである。
【００２７】
従って、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、異なる半導体層をどのようして用いるかは明らかである。また、ＳＯＩ技術の利得を維持しつつ、キャリア移動度が最適化される。一実施形態において、下層の半導体層の一部を露出させるため、半導体層内にホールを形成してもよい。一実施形態において、ある種類のデバイスは、主として、ホール内で露出された半導体層（例えば、内及び上で）を用いて形成される一方、別の種類のデバイスは、主として、下層の半導体層の残存部分（例えば、内及び上で）を用いて形成される。一実施形態において、半導体領域は、ホール内の半導体領域が下層の半導体層の残存部分と実質的に同一平面に配置されるように、デバイスの形成前に、ホール内において成長させられる。従って、一半導体層は、キャリア移動度が向上した一つの種類のデバイスを得るために用いられるが、別の半導体層は、キャリア移動度が向上した別の種類のデバイスを得るために用いられる。上記の実施形態を二つの異なる半導体層を参照して説明してきたが、別の実施形態では、任意の数の半導体層を使用してもよい。その場合、異なる導電特性がそれぞれにもたらされるとともに、任意のこれらの半導体層はＳＯＩ領域の活性半導体層に相当する。
【００２８】
本発明の一実施形態は、一方が他方を覆う第一半導体層及び第二半導体層を備える半導体デバイス構造に関する。第一半導体層は、結晶面、材料組成及び歪みを有し、第二半導体層は、結晶面、材料組成及び歪みを有する。半導体デバイス構造は、第一半導体層の結晶構造に対してある方向に配向される第一半導体層内と上部とに第一導電型の第一トランジスタを有するとともに、第一半導体層の結晶構造に対してある方向に配向される第二半導体層内及びその上方に第二導電型の第二トランジスタを有する。第一及び第二トランジスタは、材料組成、結晶面、配向性及び歪みの組み合わせにより規定される導電特性を有する。第一トランジスタの導電特性は、第二トランジスタの導電特性とは異なる。第一トランジスタの導電特性は、第二導電型の導電特性よりも第一導電型のトランジスタのキャリア移動度に適しており、第二トランジスタの導電特性は、第一トランジスタの導電特性よりも第二導電型のトランジスタのキャリア移動度に適している。
【００２９】
別の実施形態は、一方が他方の上方に設けられる第一半導体層と第二半導体層を備えた半導体デバイス構造に関し、第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタは導電特性を有し、第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタは第二導電特性を有する。第一トランジスタの導電特性は、第二導電型のトランジスタよりも第一導電型のトランジスタのキャリア移動度により適している。
【００３０】
更に別の実施形態において、方法は、第一半導体層を提供するステップと、第一半導体層の上方に第二半導体層を形成するステップと、導電特性を有する第一半導体層内及びその上方に第一導電型の第一トランジスタを形成するステップと、第二導電特性を有する第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを含む。第一トランジスタの導電特性は、第二導電型のトランジスタよりも第一導電型のトランジスタのキャリア移動度により適している。
【００３１】
更に別の実施形態において、方法は、第一絶縁層を提供するステップと、第一絶縁層の上方に第一半導体層を形成するステップと、第一半導体層の上方に第二絶縁層を形成するステップと、第二絶縁層の上方に第二半導体層を形成するステップと、第二半導体層にホールを形成するために第二半導体層を貫通して選択的にエッチング処理するステップと、第二半導体層のホールに半導体領域をエピタキシャル成長させるステップと、半導体領域内及びその上方に第一導電型の第一トランジスタを形成するステップと、第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを含む。
【００３２】
本発明を特定の導電型や電位の極性について記載してきたが、当業者にとって、導電型や電位の極性を入れ替えても良いことは明白である。
前述の明細書では、本発明について特定の実施形態を参照して説明してきた。しかし、当業者にとって、以下の特許請求の範囲に示す本発明の範囲から外れることなく、様々な改変及び変更を行えることは明らかである。従って、明細書及び図面は、制限的な意味ではなく、例示的な意味として考慮すべきであり、これらの改変は、本発明の範囲に含められている。
【００３３】
有益性、他の利点及び問題の解決策について、特定の実施形態を参照して記載してきた。しかし、有益性、利点、問題の解決策、及び任意の有益性、利点又は解決策を生じさせるか、より顕著にする任意の構成要素については、請求項の全て又はいずれかに重要であり、必要であり、又は必須である特徴又は要素として解釈すべきではない。本明細書に使用される「備える」、「含む」等の用語、又はそれらのあらゆる変形は、プロセス、方法、物品又は装置が列挙された構成要素のみを含むのではなく、明確に列挙されないか、これらのプロセス、方法、品物又は装置に固有の他の構成要素を含むようにするため、非限定的な包含物を網羅することを意図している。本明細書に使用される「一つ」との文言は一つ以上として定義される。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態による複数の半導体層を備えた半導体デバイスの断面図。
【図２】本発明の一実施形態による隔離溝開口を形成した後の図１の半導体デバイスの断面図。
【図３】本発明の一実施形態による隔離領域を形成した後の図２の半導体デバイスの断面図。
【図４】本発明の一実施形態による半導体層の一部をパターニング及び除去した後の図３の半導体デバイスの断面図。
【図５】本発明の一実施形態による複数の半導体層に種々のデバイスを形成した後の図４の半導体デバイスの断面図。
【図６】本発明の一実施形態による種々のデバイスとの接触子を形成した後の図５の半導体デバイスの断面図。
【図７】本発明の別の実施形態による半導体デバイスの断面図。
【図８】本発明の別の実施形態による半導体デバイスの断面図。
【図９】本発明の別の実施形態による半導体デバイスの断面図。
【技術分野】
【０００１】
本発明は、半導体プロセスに係り、詳しくは、複数の半導体層を備えた半導体デバイスに関する。
【背景技術】
【０００２】
一般に、半導体デバイスは半導体層に形成される。例えば、半導体を絶縁膜上に設けた（ＳＯＩ）技術によれば、半導体基板上の絶縁体層（埋め込み二酸化ケイ素膜等）を覆う半導体層内にデバイスが形成される。ＳＯＩデバイスにより、従来のバルク技術を上回る性能が実現される。最近、多くのＳＯＩ技術では、異なる導電型を有する種々の半導体デバイス（例えば、ＰＭＯＳ及びＮＭＯＳデバイスとそれぞれ称されるＰ型金属酸化膜半導体（ＰＭＯＳ）、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）等）を同じ半導体層内で結合させ、狭い溝により隔離すること（ＳＴＩ）によって、デバイスを互いに電気的に分離している。また、種々の半導体デバイス（ＰＭＯＳ及びＮＭＯＳデバイス等）は、それらが形成される半導体層の様々な特性を変化させることにより最適化されている。しかしながら、ＰＭＯＳデバイス及びＮＭＯＳデバイスについて、通常は、初期の半導体層に対し異なる最適化が必要とされる。
【０００３】
例えば、ＰＭＯＳ及びＮＭＯＳデバイスの移動度及び性能は、それらが形成される半導体層の結晶配向性の影響を受けるものの、ＰＭＯＳデバイスの最適な結晶配向性は、ＮＭＯＳデバイスの最適な結晶配向性とは異なる。例えば、ＰＭＯＳ移動度は、（１１１）結晶平面に沿って最も高くなるが、ＮＭＯＳ移動度は、（１００）結晶平面に沿って最も高くなる。従って、現在の技術では、デバイスは、（１００）結晶平面に形成され、また、ＭＯＳＦＥＴチャネルは、電流がその平面内を＜１１０＞結晶配向性に沿って流れるように配向される。つまり、ＮＭＯＳデバイスを優先してＰＭＯＳデバイスの性能を低下させてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ＰＭＯＳ及びＮＭＯＳデバイスを独立して最適化することのできるＰＭＯＳ及びＮＭＯＳデバイスの結合方法が求められている。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、ＳＯＩ技術により高められた性能を維持しつつ、例えば、ＰＭＯＳ及びＮＭＯＳデバイス等の種々のデバイスを独立して最適化することができる。一実施形態では、複数の半導体層を使用して、ＰＭＯＳデバイスとＮＭＯＳデバイスとを異なる半導体層にそれぞれ形成する。このように、ある種類のデバイスは、ある半導体層に形成され、それとは別の半導体層に形成される別の種類のデバイスとは異なる導電特性を有している。従って、これらの異なる導電特性は別々に最適化される。一実施形態において、導電特性は、材料組成、結晶面、ＭＯＳＦＥＴチャネルに対する配向性及び歪み等の組み合わせにより定められる（一実施形態において、導電特性は、電子輸送特性とも称されることに留意すべきである）。一実施形態において、電流方向への最適な導電性のためＭＯＳＦＥＴチャネルを配向し易くするように、各半導体層は、その平面の法線ベクトルの周りに独立して回転する。また、一実施形態において、デバイスが形成される半導体層はＳＯＩ構造の活性層であることから、ＰＭＯＳ及びＮＭＯＳの両デバイスにとって、ＳＯＩ隔離の利得を維持することができる。
【発明を実施するための最良の形態】
【０００６】
本発明は、実施例により説明されるが、添付図によって制限されない。図中の同じ部材番号は、類似の構成要素を示す。
図中の構成要素は、簡便さ及び明確さのために示され、必ずしも実寸に従い図示されていないことは、当業者にとって明らかである。例えば、図中の幾つかの構成要素の寸法は、本発明の実施例を理解し易くするため、他の構成要素よりも誇張されている。
【０００７】
図１は、本発明の一実施形態に従う半導体デバイス１０の断面を示す。半導体デバイス１０は、基板１２、基板１２を覆う埋め込み絶縁層１４、埋め込み絶縁層１４を覆う第一半導体層１６、第一半導体層１６を覆う結合層１８、及び結合層１８を覆う第二半導体層２０を含む。一実施形態において、第一半導体層１６は、主に一種類のデバイスを形成するために使用され、例えば、一導電型を有している。一方、第二半導体層２０は、例えば、主にそれとは別の種類のデバイスを形成するために使用され、異なる導電型を有している。従って、一実施形態において、基板１２は、デバイスを形成するために用いられない。本実施形態において、基板１２は、半導体ダイを形成及び支持するための機械的要件を満たす任意の種類の材料からなる。例えば、基板１２は、石英やプラスチック基板から形成してもよい。また、基板１２は、例えば、シリコン基板等の任意の種類の半導体基板であってもよい。この場合、基板１２は、デバイスを形成するために使用される。
【０００８】
一実施形態において、第一半導体層１６及び第二半導体層２０は、約１００ナノメータ（ｎｍ）未満の厚さを有している。第一半導体層１６及び第二半導体層２０の材料組成、並びにその他の特性については、これらデバイスの形成に用いられる層及びプロセスにより後で形成されるデバイスの種類によって規定される。一実施形態において、半導体層１６は、例えば、シリコン、シリコンゲルマニウム、ゲルマニウム又はそれらの任意の組み合わせ等の半導体材料から形成される。一実施形態において、半導体層１６は、シリコン炭素合金（Ｓｉ（１−ｘ）Ｃｘ）又は炭化ケイ素（ＳｉＣ）であってもよい。一実施形態において、半導体層２０は、例えば、シリコン、シリコンゲルマニウム、ゲルマニウム又はそれらの任意の組み合わせ等の半導体材料から形成してもよい。一実施形態において、半導体層２０は、シリコン炭素合金（Ｓｉ（１−ｘ）Ｃｘ）又は炭化ケイ素（ＳｉＣ）であってもよい。
【０００９】
例えば、一実施形態において、第一半導体層１６は、ＰＭＯＳデバイス（Ｐチャネルデバイスやトランジスタ等と称され、導電型はＰ型である）を形成するために用いられる。一方、第二半導体層２０は、ＮＭＯＳデバイス（Ｎチャネルデバイスやトランジスタ等と称され、導電型はＮ型である）を形成するために用いられる。本実施形態において、第一半導体層１６は、圧縮歪みシリコンゲルマニウム又は（１００）結晶面を有する（非歪みや圧縮歪み性）シリコンから形成される。本実施形態において、ＰＭＯＳデバイスは、例えば＜１１０＞又は＜１００＞配向等、結晶平面上の任意の配向で形成される。また、第一半導体層１６は、（１１１）結晶平面を有する非歪みシリコンや圧縮歪みシリコンから形成してもよい。その場合、ＰＭＯＳデバイスは、結晶平面上の任意のチャネル配向で形成される。それとは別に、第一半導体層１６は、（１１０）結晶平面を有する非歪みシリコンや歪みシリコンから形成してもよい。その場合、ＰＭＯＳデバイスは、＜−１１０＞チャネル配向で形成される。第二半導体層２０は、（１００）結晶平面を有する引っ張り歪みシリコンから形成される。その場合、ＮＭＯＳデバイスは、結晶平面上の任意の配向で形成される。別の実施形態において、第一半導体層１６を使用して、ＮＭＯＳデバイスを形成してもよく、第二半導体層２０を使用して、ＰＭＯＳデバイスを形成してもよく、ＮＭＯＳ及びＰＭＯＳの各デバイスについて上述した材料組成及び平面を使用してもよいことに留意すべきである。
【００１０】
別の実施形態において、形成すべきデバイスの種類に応じて任意の他の種類の材料を使用してもよい。その場合、半導体層１６の特性（材料組成、歪み等）は、半導体層２０の特性とは異なっていてもよい。また、半導体層１６，２０の特性は、プロセスを通じて変化するかもしれない。例えば、一実施形態において、各半導体層１６，２０は、後の処理で歪み（引っ張り又は圧縮歪み）を受けるシリコン、シリコンゲルマニウム又はゲルマニウム等の半導体材料から形成してもよい。別の実施形態において、歪みシリコン又はシリコンゲルマニウムを使用して、層１６，２０を形成してもよく、次のプロセスによりこの歪みが変化する。
【００１１】
一実施形態において、埋め込み絶縁層１４は二酸化ケイ素から形成される。しかし、別の実施形態において、埋め込み絶縁層１４に別の絶縁材料を使用してもよい。また、一実施形態において、埋め込み絶縁層１４は、約５０ｎｍ〜２００ｎｍの範囲の厚さを有している。それとは別に、他の厚さを用いてもよい。一実施形態において、結合層１８は、８０ｎｍ未満の厚さを有しており、絶縁及び／又は接着層として使用される。例えば、一実施形態において、結合層１８は、二酸化ケイ素から形成される。また、他の絶縁体を使用してもよい。一実施形態において、結合層１８は、第二半導体層２０の第一半導体層１６への接着を容易にする。別の実施形態において、異なる絶縁材料及び／又は接着材料を結合層１８に使用してもよく、更に別の実施形態においては、結合層を組み合わせて使用してもよい。また、結合層１８は存在しなくてもよい。
【００１２】
図２は、開口２２，２６等の隔離溝開口を形成した後の図１の半導体デバイス１０の断面を示す。一実施形態において、開口２２，２６等の開口は、従来のパターニングとエッチングとを用いて形成され、開口が埋め込み絶縁層１４にまで延びるように形成される。それとは別に、開口（図示せず）が結合層１８にまでしか延びないよう第二半導体層２０に隔離溝開口を形成してもよい。図３は、狭い溝隔離（ＳＴＩ）２８、３０、３４、３６（隔離領域２８、３０、３４、３６とも称される）を形成するため、隔離溝開口を充填した後の図２の半導体デバイス１０の断面を示す。従来のプロセスを用いて、溝開口を充填し、更に、得られたＳＴＩを平坦化してもよい。一実施形態において、溝充填材料として酸化物が使用される。
【００１３】
図４は、第一半導体層１６の部分を露出させるため、第二半導体層２０及び結合層１８の一部をパターニング及び除去した後の半導体デバイス１０の断面を示す。従って、第二半導体層２０の残存部分（領域１７等）は、一種類のデバイスを形成するために使用される。一方、第一半導体層１６の露出部分（領域１５内等）は、別の種類のデバイスを形成するために使用される。図示される実施形態において、領域１７は、第一半導体層１６の露出部分も含むことに留意すべきである。この場合、領域１７における第一半導体層１６の露出部分は、領域１７内の第二半導体層２０に形成されるデバイス用のバックゲートに接触子を提供するために用いられる。また、領域１７は、第一半導体層１６の露出部分を含まなくてもよい。
【００１４】
図５は、トランジスタ３８、４０、４２（デバイス３８、４０、４２とも称される）を形成した後の図４の半導体デバイス１０の断面を示す。図５に示すように、トランジスタ３８、４２は、第一半導体層１６を用いて領域１５に形成されるが、トランジスタ４０は、第二半導体層２０を用いて領域１７に形成される。従って、例えば、第一半導体層１６と第二半導体層２０の特性が異なることにより、トランジスタ３８、４２及びトランジスタ４０は異なる導電特性を有する。これらの特性として、例えば、材料組成、結晶面と配向性、及び歪みの組み合わせが挙げられる。次に、導電特性は、トランジスタのチャネル領域における半導体層の特性により決定される。
【００１５】
図５に示すように、トランジスタ３８は、第一半導体層１６に形成されるチャネル領域４８及びソース／ドレイン領域４４、４６を含み、チャネル領域４８は、ソース／ドレイン領域４４、４６間に設けられている。トランジスタ３８は、チャネル領域４８及びソース／ドレイン領域４４、４６の一部を覆うゲート誘電体５４と、ゲート誘電体５４を覆うゲート５０と、ゲート誘電体５４を覆う側壁スペーサ５２及びゲート５０の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ３８を形成するために使用してもよい。トランジスタ４０は、第二半導体層２０内に形成されたチャネル領域６０とソース／ドレイン領域５６、５８とを含む。チャネル領域６０は、ソース／ドレイン領域５６、５８間に設けられている。また、トランジスタ４０は、チャネル領域６０及びソース／ドレイン領域５６、５８の一部を覆うゲート誘電体６６と、ゲート誘電体６６を覆うゲート６２と、ゲート誘電体６６を覆う側壁スペーサ６４及びゲート６２の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ４０を形成するために使用してもよい。トランジスタ４２は、第一半導体層１６に形成されたチャネル領域７２とソース／ドレイン領域６８、７０とを含む。チャネル領域７２は、ソース／ドレイン領域６８、７０間に設けられている。また、トランジスタ４２は、チャネル領域７２及びソース／ドレイン領域６８、７０の一部を覆うゲート誘電体７８と、ゲート誘電体７８を覆うゲート７４と、ゲート誘電体７８を覆う側壁スペーサ７６及びゲート７４の隣接する側壁とを含む。従来のプロセス及び材料を、トランジスタ４２を形成するために使用してもよい。一実施形態において、各トランジスタ３８、４０、４２はいずれも同時に形成される。例えば、各ゲート誘電体は同時に形成され、各ゲートなども同時に形成される。
【００１６】
上述したように、一実施形態において、トランジスタ３８、４２はＰＭＯＳトランジスタであり、トランジスタ４０はＮＭＯＳトランジスタである。従って、本実施形態において、上記の材料組成及び結晶面を第一半導体層１６と第二半導体層２０とに使用してもよい。その場合、第一半導体層１６は、ＰＭＯＳデバイスの形成に使用され、第二半導体層は、ＮＭＯＳデバイスの形成に使用される。従って、第一及び第二半導体層の相違のため、トランジスタ３８、４２は、トランジスタ４０と比較して異なる導電特性を有することに留意すべきである。例えば、チャネル領域４８、７２の歪み及び材料組成はチャネル領域６０と異なる。このように、トランジスタ３８、４２の導電特性は、トランジスタ４０の導電特性と比較してＰＭＯＳトランジスタのキャリア移動度をより向上させる。一方、トランジスタ４０の導電特性は、トランジスタ３８、４２の導電特性と比較してＮＭＯＳトランジスタのキャリア移動度をより向上させる。それとは別に、トランジスタ３８、４２はＮＭＯＳトランジスタであってもよく、トランジスタ４０はＰＭＯＳトランジスタであってもよく、それに従い、第一及び第二半導体層１６、２０が形成されることに留意すべきである。
【００１７】
また、一実施形態において、各領域１５、１７は、主に同じ種類のデバイスを含むが、別の実施形態において、各領域１５、１７内の幾つかのデバイスはその種類が異なっていてもよく、その場合、各領域におけるデバイスの大部分を優先して、これらのデバイスの性能を低下させることになる。例えば、トランジスタ３８、４２がＰＭＯＳトランジスタに相当し、トランジスタ４０がＮＭＯＳトランジスタに相当する上記の例において、半導体デバイス１０は、第二半導体層２０に形成された領域１７に一以上のＰＭＯＳトランジスタを含むことができ、同様に、第一半導体層１６に形成された領域１５に一つ以上のＮＭＯＳトランジスタを含むことができる。
【００１８】
一実施形態において、ゲート５０、６２、７４は、第二半導体層２０の突起により導入された段差上に形成される多結晶シリコン（即ちポリシリコン）ゲートからなる。例えば、ゲート６２は、（図５の断面がＸ−Ｙ平面であると仮定したときのｚ軸に沿って）本紙から外方へ延びている。その場合、ｚ軸に沿ったこの領域は、領域１７より低い領域１５の一部であってもよい。
【００１９】
図６は、接触子を形成した後の図５の半導体デバイス１０の断面を示す。一実施形態において、トランジスタ３８、４０、４２の形成後、エッチング停止層７８は、トランジスタ３８，４０、４２を覆うとともに第一及び第二半導体層１６、２０を覆うように析出されたブランケットからなる。層間絶縁膜（ＩＬＤ）層８０は、エッチング停止層７８上に形成される。次に、接触子８４、８６、８８、９０、９２、９４、９６の位置を規定するために開口がＩＬＤ層８０に形成される。その場合、エッチング停止層７８は、様々な深さ（領域１７よりも領域１５内で深い）の開口を形成するために使用される。一実施形態において、エッチング停止層７８は窒化層からなる。その後、貫通エッチングにより、エッチング停止層７８を貫くようにしてエッチングされるとともに、下位層（例えば、トランジスタのソース／ドレイン領域又は領域１７の第一半導体層１６の一部等）が露出される。従来のプロセス及び材料を、エッチング停止層７８、ＩＬＤ８０及び接触子開口を形成するために使用してもよい。接触子開口を形成した後、前記接触子開口には、トランジスタ３８のソース／ドレイン領域４４、トランジスタ３８のソース／ドレイン領域４６、領域１７内の第一半導体層１６、トランジスタ４０のソース／ドレイン領域５６、トランジスタ４０のソース／ドレイン領域５８、トランジスタ４２のソース／ドレイン領域６８及びトランジスタ４２のソース／ドレイン領域７０との接触を提供する接触子（又はビア）８４、８６、８８、９０、９２、９４、９６を形成するため、導電材（例えば、ポリシリコンや金属等）が充填されるとともに、平坦化される。
【００２０】
接触子を形成した後、層間絶縁膜層８２がＩＬＤ層８０上に形成される。次に、層間絶縁膜層８２内の接触子の経路を規定する溝開口が、層間絶縁膜層８２内に形成される。その後、溝開口は、金属部分９８、１００、１０２、１０４、１０６、１０８を有する相互接続層を形成するため、充填されるとともに、平坦化される。金属部分９８は接触子８４との電気的接続を提供し、金属部分１００は接触子８６との電気的接続を提供し、金属部分１０２は接触子８８との電気的接続を提供し、金属部分１０４は接触子９０との電気的接続を提供し、金属部分１０６は接触子９２、９４との電気的接続を提供し（つまり、トランジスタ４０のソース／ドレイン領域５８をトランジスタ４２のソース／ドレイン領域６８に電気的に接続する）、及び金属部分１０８は接触子９６との電気的接続を提供することに留意すべきである。従来の材料及びプロセスを、層８２及び金属９８、１００、１０２、１０４、１０６、１０８を形成するために使用してもよい。
【００２１】
図６に示すように、第一半導体層１６は、第二半導体層２０を用いて形成されるトランジスタと異なる導電特性を有するトランジスタを形成するために使用される。また、第一半導体層１６の一部は、他の機能を提供するために使用してもよい。図示される実施形態において、領域１７内の第一半導体層１６は、トランジスタ４０のバックゲートを提供するために使用される。このように、トランジスタ４０の下部に設けられる第一半導体層１６には、トランジスタ４２の閾値電圧に影響を及ぼすために使用される金属１０２及び接触子８８を介して電圧が付与される。別の実施形態において、第一半導体層１６の一部や複数の部分（図示せず）が、基板１２と連結した減結合コンデンサを形成するために使用される。それとは別に、第一半導体層１６の一部や複数の部分（図示せず）は、必要に応じて高精度な抵抗を形成するために使用してもよい。
【００２２】
従って、第一及び第二半導体層１６、２０は、異なる種類のデバイスを独立して最適化できる異なる領域を規定するために使用される。このように、「ホール」と「島」は、例えば、第一半導体層１６を使用してデバイスを形成する領域に「ホール」が相当し、第二半導体層２０を使用してデバイスを形成する領域に「島」が相当するウェハに亘って規定される。このように、「ホール」及び「島」はＳＯＩ領域にそれぞれ相当するため、依然として、全てのデバイスがＳＯＩ絶縁の利得を維持しつつ、種々の最適化が使用される。
【００２３】
図７〜９は、本発明の別の実施形態に従う半導体デバイス２００の断面を示す。図７は、基板２０２、基板２０２を覆う埋め込み絶縁層２０４、埋め込み絶縁層２０４を覆う第一半導体層２０６、第一半導体層２０６を覆う結合層２０８、及び結合層２０８を覆う第二半導体層２１０を備える半導体デバイス２００の断面を示す。図７に示す実施形態において、第二半導体層２１０及び結合層２０８の一部が除去され、領域２０７では、下層の第一半導体層２０６の一部が露出され、領域２０９では、第二半導体層２１０及び結合層２０８の一部が残存している。従って、一実施形態において、図７に示す実施形態のプロセスは、図１〜４を参照した上述したものと同一か類似の方法で行われる。つまり、基板１２、埋め込み絶縁層１４、第一半導体層１６、結合層１８、第二半導体層２０及びＳＴＩ２８、３０、３４、３６について上述した説明及び実例は、基板２０２、埋め込み絶縁層２０４、第一半導体層２０６、結合層２０８、第二半導体層２１０およびＳＴＩ２１２にそれぞれ適用してもよい。また、第二半導体層２１０と結合層２０８の一部を除去し、領域２０７の第一半導体層２０６の一部を露出させるため、従来のパターニングとエッチングを使用してもよいことに留意すべきである。
【００２４】
図８は、第一半導体層２０６上に第三半導体層２１４（又は半導体領域２１４）を形成した後の図７の半導体デバイス２００の断面を示す。一実施形態において、第三半導体層２１４は、選択的に、第一半導体層２０６上でエピタキシャル成長させられる。一実施形態において、第三半導体層２１４は、第一半導体層２０６上でエピタキシャル成長させられることから、第三半導体層２１４の形成に用いられる材料に応じて、下層の第一半導体層２０６の特性を反映する。従って、一実施形態において、第三半導体層２１４は、第一半導体層２０６の延長部分としてみなされる。エピタキシャル成長した第三半導体層２１４の材料は、第一半導体層２０６に応じて決められる。つまり、適合性を有する任意の材料（例えば、シリコン、シリコンゲルマニウム又はゲルマニウム等）を第一半導体層２０６上で成長させてもよい。層２０６、２１４に対し種々の材料を選択できることが、層２１４の歪みと導電特性とを更に適合させることを可能にする点を留意すべきである。
【００２５】
領域２０７では、領域２０９のＳＯＩ領域の活性半導体層（層２１０に相当）と比較して、より厚い活性半導体層（層２０６、２１４の結合した厚さに相当）を有するＳＯＩ領域が形成されることに留意すべきである。このように、次に形成されるトランジスタの導電特性は、材料組成、結晶面、ＭＯＳＦＥＴチャネルに対する配向及び歪みに加えて、活性半導体層の厚さに基づくかもしれない。第三半導体層２１４は、第二半導体層２１０と実質的に同一平面に成長させられる点に留意すべきである。一実施形態において、第三半導体層２１４の形成後、実質的に同一平面を得るため、更なる平坦化を行ってもよい。また、領域１５、１７を参照して上述したように、ＳＯＩ隔離の利得を維持しながら、異なる種類のトランジスタが独立して最適化される各領域２０７、２０９に異なる種類のデバイスを形成することができる。
【００２６】
図９は、トランジスタ２１６、２１８を形成した後の図８の半導体デバイス２００の断面を示す。トランジスタ２１６は、領域２０７に第三半導体層２１４（及びエピタキシャル成長時に第一半導体層２０６）を用いて形成され、トランジスタ２１８は、領域２０９に第二半導体層２１０を用いて形成される。従って、一実施形態において、トランジスタ２１６はＮＭＯＳトランジスタであり、トランジスタ２１８はＰＭＯＳトランジスタであるが、層２０６、２１４、２１０の材料に応じて逆の関係も成り立つ。一実施形態において、各領域は、主として一つの種類のデバイスを含むが、これらの異なる種類のトランジスタの性能が低下しても、各領域は、必要に応じて、異なる種類の一つ以上のトランジスタを含むことができる。従来の材料及びプロセスを、トランジスタ２１６、２１８を形成するために使用してもよいことに留意すべきである。
【００２７】
従って、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、異なる半導体層をどのようして用いるかは明らかである。また、ＳＯＩ技術の利得を維持しつつ、キャリア移動度が最適化される。一実施形態において、下層の半導体層の一部を露出させるため、半導体層内にホールを形成してもよい。一実施形態において、ある種類のデバイスは、主として、ホール内で露出された半導体層（例えば、内及び上で）を用いて形成される一方、別の種類のデバイスは、主として、下層の半導体層の残存部分（例えば、内及び上で）を用いて形成される。一実施形態において、半導体領域は、ホール内の半導体領域が下層の半導体層の残存部分と実質的に同一平面に配置されるように、デバイスの形成前に、ホール内において成長させられる。従って、一半導体層は、キャリア移動度が向上した一つの種類のデバイスを得るために用いられるが、別の半導体層は、キャリア移動度が向上した別の種類のデバイスを得るために用いられる。上記の実施形態を二つの異なる半導体層を参照して説明してきたが、別の実施形態では、任意の数の半導体層を使用してもよい。その場合、異なる導電特性がそれぞれにもたらされるとともに、任意のこれらの半導体層はＳＯＩ領域の活性半導体層に相当する。
【００２８】
本発明の一実施形態は、一方が他方を覆う第一半導体層及び第二半導体層を備える半導体デバイス構造に関する。第一半導体層は、結晶面、材料組成及び歪みを有し、第二半導体層は、結晶面、材料組成及び歪みを有する。半導体デバイス構造は、第一半導体層の結晶構造に対してある方向に配向される第一半導体層内と上部とに第一導電型の第一トランジスタを有するとともに、第一半導体層の結晶構造に対してある方向に配向される第二半導体層内及びその上方に第二導電型の第二トランジスタを有する。第一及び第二トランジスタは、材料組成、結晶面、配向性及び歪みの組み合わせにより規定される導電特性を有する。第一トランジスタの導電特性は、第二トランジスタの導電特性とは異なる。第一トランジスタの導電特性は、第二導電型の導電特性よりも第一導電型のトランジスタのキャリア移動度に適しており、第二トランジスタの導電特性は、第一トランジスタの導電特性よりも第二導電型のトランジスタのキャリア移動度に適している。
【００２９】
別の実施形態は、一方が他方の上方に設けられる第一半導体層と第二半導体層を備えた半導体デバイス構造に関し、第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタは導電特性を有し、第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタは第二導電特性を有する。第一トランジスタの導電特性は、第二導電型のトランジスタよりも第一導電型のトランジスタのキャリア移動度により適している。
【００３０】
更に別の実施形態において、方法は、第一半導体層を提供するステップと、第一半導体層の上方に第二半導体層を形成するステップと、導電特性を有する第一半導体層内及びその上方に第一導電型の第一トランジスタを形成するステップと、第二導電特性を有する第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを含む。第一トランジスタの導電特性は、第二導電型のトランジスタよりも第一導電型のトランジスタのキャリア移動度により適している。
【００３１】
更に別の実施形態において、方法は、第一絶縁層を提供するステップと、第一絶縁層の上方に第一半導体層を形成するステップと、第一半導体層の上方に第二絶縁層を形成するステップと、第二絶縁層の上方に第二半導体層を形成するステップと、第二半導体層にホールを形成するために第二半導体層を貫通して選択的にエッチング処理するステップと、第二半導体層のホールに半導体領域をエピタキシャル成長させるステップと、半導体領域内及びその上方に第一導電型の第一トランジスタを形成するステップと、第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを含む。
【００３２】
本発明を特定の導電型や電位の極性について記載してきたが、当業者にとって、導電型や電位の極性を入れ替えても良いことは明白である。
前述の明細書では、本発明について特定の実施形態を参照して説明してきた。しかし、当業者にとって、以下の特許請求の範囲に示す本発明の範囲から外れることなく、様々な改変及び変更を行えることは明らかである。従って、明細書及び図面は、制限的な意味ではなく、例示的な意味として考慮すべきであり、これらの改変は、本発明の範囲に含められている。
【００３３】
有益性、他の利点及び問題の解決策について、特定の実施形態を参照して記載してきた。しかし、有益性、利点、問題の解決策、及び任意の有益性、利点又は解決策を生じさせるか、より顕著にする任意の構成要素については、請求項の全て又はいずれかに重要であり、必要であり、又は必須である特徴又は要素として解釈すべきではない。本明細書に使用される「備える」、「含む」等の用語、又はそれらのあらゆる変形は、プロセス、方法、物品又は装置が列挙された構成要素のみを含むのではなく、明確に列挙されないか、これらのプロセス、方法、品物又は装置に固有の他の構成要素を含むようにするため、非限定的な包含物を網羅することを意図している。本明細書に使用される「一つ」との文言は一つ以上として定義される。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態による複数の半導体層を備えた半導体デバイスの断面図。
【図２】本発明の一実施形態による隔離溝開口を形成した後の図１の半導体デバイスの断面図。
【図３】本発明の一実施形態による隔離領域を形成した後の図２の半導体デバイスの断面図。
【図４】本発明の一実施形態による半導体層の一部をパターニング及び除去した後の図３の半導体デバイスの断面図。
【図５】本発明の一実施形態による複数の半導体層に種々のデバイスを形成した後の図４の半導体デバイスの断面図。
【図６】本発明の一実施形態による種々のデバイスとの接触子を形成した後の図５の半導体デバイスの断面図。
【図７】本発明の別の実施形態による半導体デバイスの断面図。
【図８】本発明の別の実施形態による半導体デバイスの断面図。
【図９】本発明の別の実施形態による半導体デバイスの断面図。
【特許請求の範囲】
【請求項１】
一方が他方の上方に設けられる第一半導体層及び第二半導体層であって、第一半導体層は結晶面、材料組成及び歪みを有し、第二半導体層は結晶面、材料組成及び歪みを有する第一半導体層及び第二半導体層と、
前記第一半導体層の結晶構造に対して配向性を有し、前記第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタと、
前記第一半導体層の結晶構造に対して配向性を有し、前記第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタとを備え、
前記第一及び第二トランジスタは、材料組成、結晶面、配向性及び歪みの組み合わせにより規定される導電特性を有し、
前記第一トランジスタの導電特性は、前記第二トランジスタの導電特性とは異なり、
前記第一トランジスタの導電特性は、第二導電型の導電特性よりも前記第一導電型のトランジスタのキャリア移動度に適しており、
前記第二トランジスタの導電特性は、前記第一トランジスタの導電特性よりも前記第二導電型のトランジスタのキャリア移動度に適している半導体デバイス構造。
【請求項２】
請求項１記載の半導体デバイス構造は、更に、第一絶縁体層を備え、その絶縁体層上には、前記第一及び第二半導体層が設けられている半導体デバイス構造。
【請求項３】
請求項２記載の半導体デバイス構造は、更に、前記第一半導体層と前記第二半導体層との間に第二絶縁層を備えている半導体デバイス構造。
【請求項４】
請求項１記載の半導体デバイス構造において、
前記第一導電型はＮチャネルであり、
前記第二導電型はＰチャネルであり、
前記第一半導体層の材料組成はシリコンを含み、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムを含む半導体デバイス構造。
【請求項５】
請求項１記載の半導体デバイス構造は、更に、
第一絶縁層であって、その絶縁層上に前記第一及び第二半導体層が設けられ、
前記第一半導体層と前記第二半導体層との間に設けられる第二絶縁層を備え、
前記第一導電型はＮ型であり、
前記第二導電型はＰ型であり、
前記第一トランジスタの歪みは引っ張り性を有し、
前記第二トランジスタの歪みは圧縮性を有し、
前記第二半導体層の結晶面は（１００）であり、
前記第二トランジスタの配向性は＜１００＞であり、
前記第一半導体層の材料組成はシリコンを含み、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムを含む半導体デバイス構造。
【請求項６】
一方が他方の上方に設けられる第一半導体層及び第二半導体層と、
導電特性を有し、第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタと、
第二導電特性を有し、第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタとを備え、
前記第一トランジスタの導電特性は、前記第二導電型のトランジスタよりも前記第一導電型のトランジスタのキャリア移動度に適している半導体デバイス構造。
【請求項７】
請求項６記載の半導体デバイス構造において、
前記第一トランジスタはＮ型であり、
前記第一トランジスタの導電特性は、歪みが引っ張り性であり、平面が（１００）であり、前記第一半導体層の材料組成がシリコンであることを特徴とする半導体デバイス構造。
【請求項８】
第一半導体層を提供するステップと、
前記第一半導体層の上方に第二半導体層を形成するステップと、
導電特性を有する第一半導体層内及びその上方に第一導電型の第一トランジスタを形成するステップと、
第二導電特性を有する第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを備え、
前記第一トランジスタの導電特性は、前記第二導電型のトランジスタよりも、前記第一導電型のトランジスタのキャリア移動度に適している方法。
【請求項９】
請求項８記載の方法は、更に、
前記第一半導体層の一部が露出されるように前記第二半導体層の一部を除去するステップであって、前記第一トランジスタが前記第一半導体層の露出部分に形成されるステップと、
第一絶縁層を提供するステップであって、その絶縁層の上方に前記第一及び第二半導体層が設けられるステップと、
前記第一及び第二トランジスタを互いに接続する相互接続層を前記第一及び第二トランジスタの上方に形成するステップと、
前記第二トランジスタの少なくとも一つにバイアスを提供するため、前記相互接続層と前記第一半導体層との間にビアを形成するステップと、
前記第一及び第二トランジスタを形成した後、及び前記相互接続層を形成する前に、第三絶縁層を形成するステップとを備える方法。
【請求項１０】
請求項９記載の方法において、
前記第一導電型はＮ型であり、
前記第二導電型はＰ型であり、
前記第一トランジスタの導電特性は、前記第一半導体層の結晶面が（１００）であり、歪みが引っ張り性であり、前記第一半導体層の材料組成がシリコンであることに特徴を有し、
前記第二トランジスタの導電特性は、歪みが圧縮性であり、前記第二半導体層の結晶面が（１００）であり、第二トランジスタの配向性が＜１００＞であることに特徴を有し、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムである方法。
【請求項１】
一方が他方の上方に設けられる第一半導体層及び第二半導体層であって、第一半導体層は結晶面、材料組成及び歪みを有し、第二半導体層は結晶面、材料組成及び歪みを有する第一半導体層及び第二半導体層と、
前記第一半導体層の結晶構造に対して配向性を有し、前記第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタと、
前記第一半導体層の結晶構造に対して配向性を有し、前記第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタとを備え、
前記第一及び第二トランジスタは、材料組成、結晶面、配向性及び歪みの組み合わせにより規定される導電特性を有し、
前記第一トランジスタの導電特性は、前記第二トランジスタの導電特性とは異なり、
前記第一トランジスタの導電特性は、第二導電型の導電特性よりも前記第一導電型のトランジスタのキャリア移動度に適しており、
前記第二トランジスタの導電特性は、前記第一トランジスタの導電特性よりも前記第二導電型のトランジスタのキャリア移動度に適している半導体デバイス構造。
【請求項２】
請求項１記載の半導体デバイス構造は、更に、第一絶縁体層を備え、その絶縁体層上には、前記第一及び第二半導体層が設けられている半導体デバイス構造。
【請求項３】
請求項２記載の半導体デバイス構造は、更に、前記第一半導体層と前記第二半導体層との間に第二絶縁層を備えている半導体デバイス構造。
【請求項４】
請求項１記載の半導体デバイス構造において、
前記第一導電型はＮチャネルであり、
前記第二導電型はＰチャネルであり、
前記第一半導体層の材料組成はシリコンを含み、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムを含む半導体デバイス構造。
【請求項５】
請求項１記載の半導体デバイス構造は、更に、
第一絶縁層であって、その絶縁層上に前記第一及び第二半導体層が設けられ、
前記第一半導体層と前記第二半導体層との間に設けられる第二絶縁層を備え、
前記第一導電型はＮ型であり、
前記第二導電型はＰ型であり、
前記第一トランジスタの歪みは引っ張り性を有し、
前記第二トランジスタの歪みは圧縮性を有し、
前記第二半導体層の結晶面は（１００）であり、
前記第二トランジスタの配向性は＜１００＞であり、
前記第一半導体層の材料組成はシリコンを含み、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムを含む半導体デバイス構造。
【請求項６】
一方が他方の上方に設けられる第一半導体層及び第二半導体層と、
導電特性を有し、第一半導体層内及びその上方に設けられる第一導電型の第一トランジスタと、
第二導電特性を有し、第二半導体層内及びその上方に設けられる第二導電型の第二トランジスタとを備え、
前記第一トランジスタの導電特性は、前記第二導電型のトランジスタよりも前記第一導電型のトランジスタのキャリア移動度に適している半導体デバイス構造。
【請求項７】
請求項６記載の半導体デバイス構造において、
前記第一トランジスタはＮ型であり、
前記第一トランジスタの導電特性は、歪みが引っ張り性であり、平面が（１００）であり、前記第一半導体層の材料組成がシリコンであることを特徴とする半導体デバイス構造。
【請求項８】
第一半導体層を提供するステップと、
前記第一半導体層の上方に第二半導体層を形成するステップと、
導電特性を有する第一半導体層内及びその上方に第一導電型の第一トランジスタを形成するステップと、
第二導電特性を有する第二半導体層内及びその上方に第二導電型の第二トランジスタを形成するステップとを備え、
前記第一トランジスタの導電特性は、前記第二導電型のトランジスタよりも、前記第一導電型のトランジスタのキャリア移動度に適している方法。
【請求項９】
請求項８記載の方法は、更に、
前記第一半導体層の一部が露出されるように前記第二半導体層の一部を除去するステップであって、前記第一トランジスタが前記第一半導体層の露出部分に形成されるステップと、
第一絶縁層を提供するステップであって、その絶縁層の上方に前記第一及び第二半導体層が設けられるステップと、
前記第一及び第二トランジスタを互いに接続する相互接続層を前記第一及び第二トランジスタの上方に形成するステップと、
前記第二トランジスタの少なくとも一つにバイアスを提供するため、前記相互接続層と前記第一半導体層との間にビアを形成するステップと、
前記第一及び第二トランジスタを形成した後、及び前記相互接続層を形成する前に、第三絶縁層を形成するステップとを備える方法。
【請求項１０】
請求項９記載の方法において、
前記第一導電型はＮ型であり、
前記第二導電型はＰ型であり、
前記第一トランジスタの導電特性は、前記第一半導体層の結晶面が（１００）であり、歪みが引っ張り性であり、前記第一半導体層の材料組成がシリコンであることに特徴を有し、
前記第二トランジスタの導電特性は、歪みが圧縮性であり、前記第二半導体層の結晶面が（１００）であり、第二トランジスタの配向性が＜１００＞であることに特徴を有し、
前記第二半導体層の材料組成はシリコン又はシリコンゲルマニウムである方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００８−５０３１０４（Ｐ２００８−５０３１０４Ａ）
【公表日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００７−５２７２９０（Ｐ２００７−５２７２９０）
【出願日】平成１７年５月１１日（２００５．５．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１６２５３
【国際公開番号】ＷＯ２００６／００１９１５
【国際公開日】平成１８年１月５日（２００６．１．５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願日】平成１７年５月１１日（２００５．５．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１６２５３
【国際公開番号】ＷＯ２００６／００１９１５
【国際公開日】平成１８年１月５日（２００６．１．５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
[ Back to top ]