【課題】 電気的特性が均一なトランジスタを設計可能な自動設計システムを提供する。
【解決手段】 複数のトランジスタのレイアウトデータから複数のトランジスタのそれぞれの拡散領域の面積を計算する面積計算部101と、拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義する基準データ定義部102と、拡散領域のゲート長方向の寸法、面積、イオン注入条件及び熱処理条件に基づいて、実効チャネル長を予測する構造予測部201と、複数のトランジスタの総ての実効チャネル長と、基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する補正部400とを備える。 （もっと読む）

【課題】 引っ張り応力がかかった半導体層が設けられた基板上に高電圧駆動デバイスを形成できるようにする。
【解決手段】 酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成し、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を歪み半導体領域Ｒ１の第１単結晶半導体層３内に拡散させ、歪み半導体領域Ｒ１の第１単結晶半導体層３を第３単結晶半導体層３´に変換し、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３上および歪み半導体領域Ｒ１の第３単結晶半導体層３´上に第４単結晶半導体層７を形成する。 （もっと読む）

【課題】抵抗体における抵抗値のばらつきが抑制され、かつ、ＭＩＳトランジスタのゲート絶縁膜の破壊が防止される半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、抵抗体５ｅの上がシリコン酸化膜２２によって覆われ、非シリサイド領域であるＭＩＳトランジスタ３３, ３４のゲート電極５ｃ, ５ｄや不純物拡散層１９, ２１が露出した状態で、不純物活性化のための熱処理やシリサイド化が行われる。これにより、不純物のオートドープが抑制されるため抵抗体の抵抗値のばらつきが抑制されると共に、不純物の活性化のための熱処理の際にＭＩＳトランジスタ３３, ３４のゲート電極５ｂ, ５ｃ等が露出しているためＭＩＳトランジスタ３３, ３４のゲート絶縁膜４ｃ, ４ｄが破壊されにくくなる。 （もっと読む）

【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。
【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ₂（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。 （もっと読む）

【課題】耐圧特性の異なる複数のトランジスタをプロセスルールの変更を伴うことなく同一の半導体基板上に好適に形成することのできる半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタとそれよりも耐圧の低い第２のトランジスタとを同一の半導体基板１１に有し、第１及び第２のトランジスタがソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域３３，３４、２３，２４を有してなる半導体装置の製造方法において、低耐圧トランジスタのＬＤＤ領域２３，２４を形成する工程では、該低耐圧トランジスタのゲート電極２７をマスクとして不純物の注入を行い、高耐圧トランジスタのＬＤＤ領域３３，３４を形成する工程では、該高耐圧トランジスタのゲート電極３７上に残るようパターン形成したレジスト４１をマスクとして不純物の注入を行うようにした。 （もっと読む）

【課題】出力回路のパターン面積を縮小しながら静電破壊強度を十分に確保する。
【解決手段】本発明の出力回路は第１のアンプ１と第２のアンプ２の各出力が１つの出力パッドＰ２に接続され、内部回路３からの信号φ１，φ２によって駆動されている。第１のアンプ１は第２のアンプ２より大きな駆動能力を有している。
第２のアンプ２の高電圧側電源端子Ｈ２には電源パッドＰ１から第１の保護抵抗素子ｒ１を通して電源電圧ＶＤＤが供給され、その低電圧側電源端子Ｌ２には接地パッドＰ３から第２の保護抵抗素子ｒ２を通して接地電圧ＶＳＳが供給されている。また、第２のアンプ２の出力と出力端子Ｐ２の間には第３の保護抵抗素子ｒ３が接続されている。これらの第１乃至第３の保護抵抗素子ｒ１、ｒ２，ｒ３は金属配線で形成され、それらの抵抗値は１０Ω程度であることが好ましい。 （もっと読む）

【課題】 ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ₁）は、コントロールトランジスタ（Ｃ₁）とメモリトランジスタ（Ｍ₁）とで構成されている。コントロールトランジスタ（Ｃ₁）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ₁）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。 （もっと読む）

【課題】 微細化が進められてもトランジスタのオン電流を十分に確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 全面に高電圧トランジスタ用のゲート絶縁膜４を形成した後、低電圧領域内に存在するゲート絶縁膜４を除去する際に、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。次に、低電圧領域内の活性領域３に対して高温急速水素加熱処理を行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。 （もっと読む）

【課題】 低しきい値電圧のMOSFETを含むCMOS回路の電源投入時あるいは電源遮断時におこすラッチアップを阻止し、通常動作中のサブスレッショルド電流を低減する。
【解決手段】 通常動作時には実質的に十分カットオフできないMOSFETを含むCMOS回路の電源と外部電源との間に、電源電圧制御用のMOSFET(Ｑ)を接続し、電源投入時には低しきい値MOSFETを含むCMOS回路にウエル電圧を投入した後に、上記電源電圧制御用のMOSFETを導通させる。 （もっと読む）

【課題】 簡易な工程で製造でき、かつ微小リーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１の表面に高耐圧ウェル３が形成されている。入力保護回路に含まれる高耐圧系トランジスタＮ１のドレイン領域１１ａおよびソース領域１１ｂは高耐圧ウェル３に形成されている。高耐圧系トランジスタＮ１のドレイン領域１１ａの下部に隣接するようにｐ型不純物領域４ａが形成されている。このｐ型不純物領域４ａは低耐圧系トランジスタＬＴの形成領域に形成される低耐圧ウェル４と同一の製造工程で形成されたものである。 （もっと読む）

【課題】 半導体素子及びその製造方法を提供すること。
【解決手段】 セル領域と周辺回路領域とを備え、セル領域及び周辺回路領域は、素子分離膜により画定された活性領域を備える半導体基板、素子分離膜の表面上に突出され、少なくとも二つの活性チャンネルを画定する活性領域の一部分、少なくとも二つの突出活性チャンネルを有する半導体基板の活性領域上に形成されたゲート酸化膜、ゲート酸化膜及び半導体基板の素子分離膜上に形成されたゲート電極、及び各ゲート電極の両側の半導体基板の活性領域内に形成されたソース及びドレインを備える半導体素子が提供される。 （もっと読む）

垂直絶縁ゲート電界効果パワー・トランジスタ（３）は、２つのトランジスタ・セル（ＴＣ３）の間毎の境界において周辺ゲート構造（Ｇ３１，Ｇ３２）を有する複数の並列のトランジスタ・セル（ＴＣ３）を有する。ゲート構造（Ｇ３１，Ｇ３２）は、独立して動作可能となるように互いに絶縁された第１（Ｇ３１）および第２（Ｇ３２）のゲートを含む。第１のゲート（Ｇ３１）は、トレンチ・ゲート（２１，２２）であり、第２のゲート（Ｇ３２）は、少なくとも絶縁平面状ゲート部分（１３，１４）を有する。第１（Ｇ３１）および第２（Ｇ３２）のゲートが同時に動作することによって、デバイス（３）のソース領域（１６）とドレイン領域（１２）の間に伝導チャネル（２３ｃ，２３ｂ）が形成される。デバイス（３）は、トレンチ・ゲート・デバイスのオン状態抵抗値に近づくオン状態抵抗値を有し、スイッチング性能がＤＭＯＳデバイスより良好であり、安全動作領域がトレンチ・ゲート・デバイスより良好である。デバイス（３）は、安定化出力電圧を供給するための回路構成（５０）（図１４）中でロー側パワー・トランジスタ（６）と直列に接続されたハイ側パワー・トランジスタとすることができる。デバイス（３）は、負荷（Ｌ）に電流を供給するための回路構成（６０）（図１５）中でスイッチとすることもできる。これらの回路構成（５０，６０）は、第１のゲート（Ｇ３１）用の電極（Ｇ３１１）に、供給される固定電位を加えるための端子（Ｖｃｃ，Ｖ_Ｆ）と、第２のゲート（Ｇ３２）用の電極（Ｇ３２１）に変調電位を加えるためのゲート・ドライバ回路（５７３、６７３）とを含む。
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【課題】 トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子を提供する。
【解決手段】 ウエーハＷに形成されたＩＣチップ１００に含まれる代表的なＭＯＳトランジスタ１の製造プロセスを評価するための評価素子１０であって、ＭＯＳトランジスタ１と同一の製造プロセスによってウエーハＷに形成された通常のＭＯＳトランジスタ１０ａと、この製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該ウエーハＷに形成されたネイティブトランジスタ１０ｂと、を備えたものである。通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。 （もっと読む）

本発明は、基板と、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第１のＦｉｎ電界効果トランジスタと、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第２のＦｉｎ電界効果トランジスタとを備えた、Ｆｉｎ電界効果トランジスタ配置に関する。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなっている。
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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
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本発明に係るＣＭＯＳスタティックＲＡＭセルは、２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイスを有する。さらに、２つのフィンを有する３ゲートトランジスタを備えたＣＭＯＳスタティックＲＡＭセルの製造方法が提供される。
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基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）