半導体装置及びその製造方法
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して突出した半導体凸部上にゲート電極を有するＭＩＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタ（以下「ＭＩＳＦＥＴ」という）の一種として、いわゆるＦｉｎ型ＭＩＳＦＥＴが提案されている。このＦｉｎ型ＭＩＳＦＥＴは、直方体状半導体凸部を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチャネルが形成される。このようなＦｉｎ型ＭＩＳＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
【０００３】
このようなＦｉｎ型ＭＩＳＦＥＴとして、特開昭６４−８６７０号公報には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。
【０００４】
同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体凸部分の一部がＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板の単結晶シリコン層の一部である形態が例示されている。前者を図１（ａ）に、後者を図１（ｂ）に示す。
【０００５】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。
【０００６】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
【０００７】
一方、特開２００２−１１８２５５号公報には、例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体凸部（凸状半導体層２１３）を有するＦｉｎ型ＭＯＳＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＭＯＳＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
【０００８】
また、特開２００１−２９８１９４号公報には、例えば図３（ａ）及び（ｂ）に示すような、Ｆｉｎ型ＭＯＳＦＥＴが開示されている。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板３０１、絶縁層３０２及び半導体層（単結晶シリコン層）３０３からなるＳＯＩ基板を用いて形成され、その絶縁層３０２上にパターニングされた半導体層３０３が設けられている。この半導体層３０３には、複数の開口部３１０が一列に当該半導体層３０３を横断するように設けられている。これらの開口部３１０は、半導体層３０３のパターニングの際に、絶縁層３０２が露出するように形成されている。ゲート電極３０５は、これらの開口部３１０の配列方向に沿って、開口部３１０間の各半導体層（伝導経路）３３２を跨ぐように設けられている。このゲート電極３０５と伝導経路３３２との間には絶縁膜が介在し、ゲート電極下の伝導経路にチャネルが形成される。伝導経路３３２の上面の絶縁膜が、側面の絶縁膜と同程度に薄いゲート絶縁膜である場合は、ゲート電極下の半導体層３３２の両側面および上面にチャネルが形成される。半導体層３０３において、開口部３１０の列の両側がソース／ドレイン領域３０４を構成する。
【０００９】
上記の構造によれば次のような効果が得られることが記載されている。開口部３１０を除けば、従来のプレーナ型ＭＯＳＦＥＴと同様な配置パターンを持つため、従来の製造プロセスを適用できるという利点がある。また、この構造によれば、チャネル幅の異なるトランジスタが混在する場合でも、配列する伝導経路３３２（開口部３１０間の半導体層）の数を変えればよく、素子の凹凸の程度を抑えることができ、素子特性の均一性を確保することができる。さらに、伝導経路３３２の幅をソース／ドレイン領域と接続する部分で大きくすることにより寄生抵抗を抑えることができる。
【００１０】
上述のＦｉｎ型ＭＩＳＦＥＴが設けられた半導体装置においても、動作特性をより一層向上させるためには、１つのチップ内において、ＭＩＳＦＥＴの動作目的に応じてしきい値電圧や耐電圧等の素子特性を最適化することが求められる。
【００１１】
例えば、ロジック回路部分のＭＩＳＦＥＴのしきい値電圧は入出力回路部分に比べて低いことが望ましく、入出力部分のＭＩＳＦＥＴの耐電圧はロジック回路部分に比べて高いことが望ましい。このように、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを設ける場合、しきい値電圧の異なるＭＩＳＦＥＴの形成領域毎にイオン注入条件を変えて、チャネル形成領域の不純物濃度を所定のしきい値電圧に応じた濃度に設定する必要がある。このイオン注入に際しては、当該イオン注入により得られるしきい値電圧とは異なるしきい値電圧をもつＭＩＳＦＥＴを形成しようとする領域を、フォトレジストでマスクするフォトレジスト工程が必須となる。そのため、しきい値電圧の設定数に応じてこのフォトレジスト工程を繰り返し行う必要が生じ、その結果、プロセスが煩雑になり、製造コストが上昇する。
【００１２】
また、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置では、その微細化に伴い、放熱性や静電破壊耐性の向上も求められている。
【発明の開示】
【００１３】
本発明の目的は、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、１つのチップ内に素子特性の異なる複数種のＭＩＳＦＥＴを有し、動作特性が改善された半導体装置およびその製造方法を提供することにある。
【００１４】
本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、
１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置に関する。
【００１５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有する上記の半導体装置に関する。
【００１６】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるトランジスタを有する上記の半導体装置に関する。
【００１７】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが当該半導体凸部の高さの２倍以下であるトランジスタを有する上記の半導体装置に関する。
【００１８】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗがゲート長以下であるトランジスタを有する上記の半導体装置に関する。
【００１９】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有し、これらのしきい値電圧がゲート電極下の半導体凸部の幅Ｗが広いものほど高い、上記の半導体装置に関する。
【００２０】
また本発明は、前記の複数種のＦｉｎ型トランジスタが、ゲート電極下の半導体凸部における不純物濃度が互いに等しい、上記の半導体装置に関する。
【００２１】
また本発明は、前記Ｆｉｎ型トランジスタとして、１つの当該トランジスタ内に、複数の半導体凸部と、これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相対する両側面上に延在するゲート電極と、このゲート電極と各半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記の各半導体凸部の少なくとも両側面にチャネルが形成されるトランジスタを有する上記の半導体装置に関する。
【００２２】
また本発明は、所定のしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第１の回路部と、第１の回路部の前記Ｆｉｎ型トランジスタより低いしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第２の回路部とを備え、第１の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗは、第２の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２３】
また本発明は、前記Ｆｉｎ型トランジスタを入出力回路部とメモリ回路部またはロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部またはロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２４】
また本発明は、前記Ｆｉｎ型トランジスタをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２５】
また本発明は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを有し、そのｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる、上記の半導体装置に関する。
【００２６】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、さらに、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する上記の半導体装置に関する。
【００２７】
また本発明は、前記Ｆｉｎ型トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型トランジスタを入出力回路部に有する上記の半導体装置に関する。
【００２８】
また本発明は、前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が、絶縁体上の半導体層で形成されている上記の半導体装置に関する。
【００２９】
また本発明は、前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が半導体基板の一部で形成されている上記の半導体装置に関する。
【００３０】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、１つのチップ内に、半導体凸部が絶縁体上の半導体層で形成されている第１トランジスタと、半導体凸部が半導体基板の一部で形成されている第２トランジスタとを有する上記の半導体装置に関する。この半導体装置において、第２トランジスタの半導体凸部の幅Ｗが、第１トランジスタの幅Ｗより大きいことが好ましい。また、第１トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有し、第２トランジスタとして、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有することができる。
【００３１】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型のＭＩＳ型電界効果トランジスタ、及び基板平面に平行な面内方向に主たるチャネルが形成されるプレーナ型のＭＩＳ型電界効果トランジスタを１つのチップ内に備えた半導体装置に関する。
【００３２】
また本発明は、前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタにおいて、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅である上記の半導体装置に関する。
【００３３】
また本発明は、前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型のＭＩＳ型電界効果トランジスタを入出力回路部に有する上記の半導体装置に関する。
【００３４】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳ型電界効果トランジスタを備えた半導体装置を製造する方法であって、
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを形成する工程を有する半導体装置の製造方法に関する。
【００３５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、しきい値電圧が互いに異なる複数種のトランジスタを形成し、当該トランジスタは半導体凸部の幅Ｗが広いものほどしきい値電圧が高いことを特徴とする上記の半導体装置の製造方法に関する。
【００３６】
また本発明は、前記の複数種のトランジスタの形成工程において、幅Ｗが互いに異なる複数種の半導体凸部は同一の加工工程にて同時に形成されることを特徴とする上記の半導体装置の製造方法に関する。
【００３７】
また本発明は、前記の複数種のトランジスタが、ゲート電極下の半導体部における不純物濃度が互いに等しい、上記の半導体装置の製造方法に関する。
【００３８】
また本発明は、１つのチップ内に前記の複数種のトランジスタを形成する、上記の半導体装置の製造方法に関する。
【００３９】
本発明によれば、微細化に有利で且つ素子特性に優れる、いわゆるＦｉｎ型ＭＩＳＦＥＴを有するとともに、１つのチップ内に素子特性の異なる複数種のＭＩＳＦＥＴを有するため、動作特性が改善された半導体装置を提供することができる。また、１つのチップ内にしきい値電圧の異なる複数種のＭＩＳＦＥＴを容易に形成可能な構造を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図２】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図３】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図４】本発明におけるＦｉｎ型ＭＩＳＦＥＴの一例の説明図である。
【図５】本発明の半導体装置の一例の説明図である。
【図６】本発明の半導体装置の一例の説明図である。
【図７】Ｆｉｎ型ＭＩＳＦＥＴの半導体凸部の幅Ｗとしきい値電圧との関係を示すグラフである。
【図８】本発明の半導体装置の一例の説明図である。
【図９】本発明の半導体装置の一例の説明図である。
【図１０】本発明の半導体装置の一例の説明図である。
【図１１】本発明の半導体装置の一例の説明図である。
【図１２】本発明の半導体装置の一例の説明図である。
【図１３】本発明の半導体装置の一例の説明図である。
【図１４】本発明の半導体装置の一例の説明図である。
【図１５】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１６】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１７】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１８】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１９】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図２０】図９に対応するボディコンタクト構造の説明図である。
【図２１】本発明の半導体装置の一例の説明図である。
【図２２】図２１に対応するボディコンタクト構造の説明図である。
【図２３】本発明の半導体装置の製造に用いることができるＳＯＩ基板の断面図である。
【図２４】本発明の半導体装置の一例の説明図である。
【図２５】本発明の半導体装置の一例の説明図である。
【図２６】本発明の半導体装置の一例の説明図である。
【発明を実施するための最良の形態】
【００４１】
本発明は、例えば図４に示すように、半導体凸部４０３と、この半導体凸部４０３を跨ぐようにその上面から相対する両側面上に延在するゲート電極４０４と、このゲート電極４０４と前記半導体凸部４０３の間に介在する絶縁膜４０５と、ソース／ドレイン領域４０６とを有する半導体装置に係るものである。
【００４２】
本発明における半導体凸部は、基体平面（ここでは絶縁体平面）に対して突出した構造を有するものであり、例えば図４に示すように半導体基板４０１上のベース絶縁膜４０２上に設けられた半導体層で構成することができる。このベース絶縁膜自体を支持基板とすることもできる。なお、本発明において、この「基体平面」とは基板に平行な任意の面を意味する。
【００４３】
また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成することができる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、半導体凸部が、ベース絶縁膜４０２上に設けられた半導体層で形成されるものと、ベース絶縁膜下の半導体基板の一部で形成されるものと、が同一半導体基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが好ましく、加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
【００４４】
本発明における上記ＭＩＳＦＥＴにおいては、その半導体凸部を跨ぐようにその上面から相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間には絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、ゲート電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平面に垂直な面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすることで、半導体凸部の両側面にチャネルを形成することができる。半導体凸部の上面とゲート電極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜とすることで、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の上面に厚い絶縁膜（キャップ絶縁膜）を設けることで、半導体凸部の上面にチャネルを形成させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側面の絶縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成されたものであってもよい。
【００４５】
本発明における上記ＭＩＳＦＥＴのソース／ドレイン領域は、図４に示すように、半導体凸部４０３のゲート電極両側部分に高濃度の不純物を導入してソース／ドレイン領域４０６とすることができる。あるいは、半導体凸部のゲート電極両側部分を不純物導入により伝導経路とし、この半導体凸部の両端にそれぞれ接続する半導体層を設けてこれらをソース／ドレイン領域としてもよい。また、ソース／ドレイン領域を完全に金属化したショットキー・ソース／ドレイン構造としてもよい。
【００４６】
また、本発明における上記ＭＩＳＦＥＴは、１つのトランジスタ内に複数の半導体凸部を例えば一列に平行配列して有し、これらの半導体凸部に跨ってゲート電極が設けられた、いわゆるマルチ構造をとってもよい。それぞれの半導体凸部に係る構造は、前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点から、１つのトランジスタ内の複数の半導体凸部のゲート電極下部分の幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）は互いに等しいことが好ましい。
【００４７】
このようなマルチ構造において、図４に示すように各半導体凸部のゲート電極両側部分をソース／ドレイン領域とする場合は、例えば図２に示すように、各半導体凸部のゲート電極両側部にそれぞれコンタクトをとり、ゲート電極両側のそれぞれの側の各半導体凸部に共通の上層配線で導通することができる。一方、各半導体凸部のゲート電極両側部分をソース／ドレイン領域へ接続するための伝導経路とする場合は、例えば図３に示すように、半導体凸部のゲート電極両側部にそれぞれ、各半導体凸部に共通する半導体層を当該半導体凸部と一体に又は別体として設け、この一対の半導体層をソース／ドレイン領域とし、これらにコンタクトをとって導通することができる。これらのマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、半導体凸部の数を変えることによりチャネル幅を制御することができ、これにより、素子の凹凸の程度を抑えて素子特性の均一性を確保することができる。
【００４８】
本発明は、以上に説明したＭＩＳＦＥＴを備えた半導体装置に係るものであり、以下、さらに実施形態ごとに説明する。
【００４９】
〔第１の実施形態〕
本実施形態は、図５に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、ゲート電極５０４下の半導体凸部５０３における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有することを主な特徴とするものである。
【００５０】
図５（ａ）は、図５（ｂ）のＡ−Ａ線断面図であり、図５（ｂ）は平面図である。５０１は半導体基板、５０２はベース絶縁膜（埋め込み絶縁膜）、５０３は半導体凸部、５０４はゲート電極、５０５はゲート絶縁膜を示す。図５に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、図６に示す例のように、半導体凸部が半導体基板６０１の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。図６（ａ）は、図６（ｂ）のＡ−Ａ線断面図であり、図６（ｂ）は平面図である。６０１は半導体基板、６０２はベース絶縁膜（素子分離）、６０３は半導体凸部、６０４はゲート電極、６０５はゲート絶縁膜を示す。図５中のベース絶縁膜５０２はＳＯＩ基板の埋め込み絶縁膜で構成することができ、一方、図６中のベース絶縁膜６０２は、半導体基板６０１の加工後に設けられる素子分離絶縁膜で構成することができる。
【００５１】
本実施形態の発明は、ゲート電極下の半導体凸部の不純物濃度、すなわちチャネル形成領域の不純物濃度が一定であっても、ゲート電極下の半導体凸部の幅Ｗを変えることによってしきい値電圧を制御することできる、という新たな知見に基づいて成されたものである。ここで、しきい値電圧は、ｎ型ＦＥＴについては、プラス側にその絶対値が大きいほどしきい値電圧が高いとし、ｐ型ＦＥＴについては、マイナス側にその絶対値が大きいほどしきい値電圧が高いとする。
【００５２】
前述のとおり、従来、半導体装置の動作特性向上を目的として、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを設ける場合には、しきい値電圧が異なるＭＩＳＦＥＴの形成領域毎にイオン注入条件を変えて、チャネル形成領域の不純物濃度を所定のしきい値電圧に応じた濃度に設定していた。そのため、しきい値電圧の設定数に応じてフォトレジスト工程が増えてプロセスが煩雑になり、製造コストが上昇するという問題があった。対して、本発明の構造は、半導体凸部の形成工程におけるパターニングの際に、所定のしきい値電圧に応じた幅Ｗを持つ複数種の半導体凸部を同時に形成することで、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを簡便に形成することができる。すなわち、本発明は、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを有する半導体装置を容易に形成可能な構造を提供することができる。
【００５３】
図７に、半導体凸部の幅Ｗとしきい値電圧との関係を示す。この図から、半導体凸部の幅Ｗが広いほどしきい値電圧が高くなることがわかる。この図に示す関係は、半導体凸部の両側面のみにチャネルを形成する構造を持つＭＩＳＦＥＴに対する下記条件によるシミュレーション結果である。なお、ここで示す最大空乏層幅とは、チャネル不純物濃度から計算される最大空乏層幅である。また、半導体凸部の上面にチャネルが形成される場合も、半導体凸部の両側面に主たるチャネルを形成する構造においては同様な関係が得られる。
【００５４】
ゲート絶縁膜のシリコン酸化膜換算膜厚：２．８ｎｍ、
チャネル領域の不純物濃度（ｃｍ−３）：
ａ）２×１０１８（最大空乏層幅：２５ｎｍ）、
ｂ）１０１８（最大空乏層幅：３５ｎｍ）、
ｃ）５×１０１７（最大空乏層幅：４８ｎｍ）、
計算式：
Ｖｔｈ＝２Φｆ＋Ｖｆｂ−Ｑｂ／Ｃｏ、
Ｖｔｈ：しきい値電圧、
Φｆ：Ｅｉ−Ｅｆ、
Ｅｉ：真性半導体のフェルミ準位、
Ｅｆ：フェルミ準位、
Ｖｆｂ：フラットバンド電圧、
Ｑｂ：空乏層中の不純物電荷量、
Ｃｏ：ゲート絶縁膜容量。
【００５５】
上記の関係が良好に得られるものとしては、半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳＦＥＴ（以下、適宜「Ｆｉｎ型ＭＩＳＦＥＴ」という。）が好ましく、特に、半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるＭＩＳＦＥＴ（以下、適宜「完全空乏型ＭＩＳＦＥＴ」という。）が好ましい。この完全空乏型ＭＩＳＦＥＴでは、半導体凸部の両側面に主たるチャネルが形成される。また、この完全空乏型ＭＩＳＦＥＴは、上記関係が良好に得られる他、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。また、上記関係が良好に得られる素子構造としては、半導体凸部の幅Ｗが、当該半導体凸部の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましく、前記の完全空乏型の構造において、このような幅Ｗに設定することがより好ましい。具体的には、ゲート電極下の半導体凸部の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体凸部の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。また、チャネル形成領域の不純物濃度は、所望のしきい値電圧に応じて適宜設定することができるが、製造プロセスの簡略化の点から、チャネル形成領域の不純物濃度は、しきい値電圧が異なるＭＩＳＦＥＴの形成領域間で等しいことが好ましい。必要に応じて、チャネル形成領域の不純物濃度が互いに異なる複数種のＭＩＳＦＥＴの形成領域（各ＭＩＳＦＥＴ形成領域内ではチャネル形成領域の不純物濃度は等しい。）を設け、各ＭＩＳＦＥＴ形成領域内で半導体凸部の幅Ｗを変えてしきい値電圧の異なるＭＩＳＦＥＴを形成することもできる。
【００５６】
さらに、上記の関係が良好に得られるＭＩＳＦＥＴとしては、ゲート長Ｌが比較的長いもの、特にゲート長Ｌが半導体凸部の幅Ｗの２倍以上、典型的には２０ｎｍ以上のものが挙げられる。また、チャネル形成領域は不純物注入が行われているものが好ましく、典型的には１×１０１６以上の不純物濃度を有することが好ましい。
【００５７】
上記の関係が良好に得られるＭＩＳＦＥＴの具体的寸法等は、例えば次の範囲で適宜設定することができる。
【００５８】
半導体凸部の幅Ｗ：５〜２５０ｎｍ、
半導体凸部の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜５００ｎｍ、
ゲート絶縁膜の厚さ：２〜１０ｎｍ（ＳｉＯ２の場合）、
チャネル形成領域の不純物濃度：１×１０１６〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。
【００５９】
なお、半導体凸部の高さＨは、図５及び図６に示すように、ベース絶縁膜５０２、６０２の平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、半導体凸部のゲート電極下の部分を指す。
【００６０】
入出力回路やメモリ回路、ロジック回路等の種々の回路は、その目的に応じて取り扱われるオン／オフ電流や、求められる耐電圧および動作速度が異なり、それに応じて最適なしきい値電圧も異なっている。一般に、ロジック回路部では高速動作の点からしきい値電圧が低いことが求められ、ＳＲＡＭ等のメモリ回路部はノイズマージンを確保するために、ある程度しきい値電圧を高くすることが望ましく、入出力回路部では高い電圧を扱うので耐電圧とともに、しきい値電圧もこれらの回路部中で最も高く設定することが望ましい。なお、本発明において、しきい値電圧が低く設定されるロジック回路としては、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を含むものとする。
【００６１】
上述の複数種の回路を１つのチップ内に設ける場合、本発明では、各回路部毎に設定されたしきい値電圧に応じて半導体凸部の幅Ｗが設定されたＦｉｎ型ＭＩＳＦＥＴを設けることができる。例えば、本発明の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴを入出力回路部とロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴを入出力回路部とメモリ回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態。
【００６２】
形態（ａ）及び（ｂ）において、比較的大きな電流が扱われる入出力回路部に、半導体凸部の幅Ｗが広いＦｉｎ型ＭＩＳＦＥＴを設けることは、放熱性の観点からも有利である。
【００６３】
さらに、本発明においては、各回路部において求められる耐電圧に応じて、回路部毎にゲート長を変えてもよく、高い耐電圧が求められる回路部にはゲート長の長いＭＩＳＦＥＴを設けるとよい。
【００６４】
また、上述のように入出力回路部で放熱性を向上するために半導体凸部の幅Ｗを広くしたり、所定の部位で耐電圧を向上するためにゲート長を長くしたりする等、所望の特性に応じた構造を形成する場合、上記（ａ）、（ｂ）、（ｃ）の形態をとりつつ、半導体凸部の幅Ｗが異なる回路部毎に必要なしきい値電圧に応じて異なる不純物濃度を設定してもよい。この場合、異なる不純物濃度の回路部毎に不純物導入工程が必要になるが、従来構造に比べて、放熱性や耐電圧特性等の所望の特性を向上しつつ、しきい値電圧等の設計自由度を容易に確保でき、素子特性の向上を図ることができる。
【００６５】
また、本発明によれば、同一チップ上にｐ型およびｎ型のＦｉｎ型トランジスタが混在するような半導体装置、特にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを備えた半導体装置を提供することができる。そして、そのＣＭＯＳはｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる構成をとることができる。一般に、ｐＭＯＳは、ｎＭＯＳに比べてソース／ドレイン領域の不純物（ボロン）の拡散により短チャネル効果が大きくなる傾向がある。例えば、ｐＭＯＳのゲート電極下の半導体凸部の幅Ｗを、ｎＭＯＳのゲート電極下の半導体凸部の幅Ｗより小さくすることにより、短チャネル効果を素子形状（半導体凸部の幅Ｗ）により容易に抑制することができる。
【００６６】
〔第２の実施形態〕
本実施形態の半導体装置は、図８に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ８１０と、ゲート電極下の前記半導体凸部の上面に主たるチャネルを形成するプレーナ型ＭＩＳＦＥＴ８２０とを１つのチップ内に有することを主な特徴とするものである。
【００６７】
図８（ａ）は、図８（ｂ）のＡ−Ａ線断面図であり、図８（ｂ）は平面図である。８０１は半導体基板、８０２はベース絶縁膜、８０３は半導体凸部、８０４はゲート電極、８０５はゲート絶縁膜を示す。図８に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、半導体凸部がベース絶縁膜下の半導体基板の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、図８に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ８１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００６８】
本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、その半導体凸部８０３の上面に主たるチャネルを形成するものであり、ソース／ドレイン領域もこの半導体凸部８０３上面に設けることができる。ゲート電極下の半導体凸部の幅Ｗは、半導体凸部の高さＨの２倍より大きいことが好ましく、５倍以上がより好ましく、１０倍以上がさらに好ましい。このプレーナ型ＭＩＳＦＥＴ８２０は、半導体凸部８０３を用いて構成される以外は、シリコンウェハ基板表面に形成される通常のＭＩＳＦＥＴと同様な構成をとることができる。
【００６９】
また、本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、その半導体凸部８０３、ゲート絶縁膜８０５及びゲート電極８０４がそれぞれＦｉｎ型ＭＩＳＦＥＴ８１０の半導体凸部８０３、ゲート絶縁膜８０５及びゲート電極８０４と共通の材料で構成され、両トランジスタのこれらの構成要素は同一プロセスで形成することができる。すなわち、両トランジスタは、構造や素子特性が大きく異なるものでありながら、１つのチップ内に容易に形成可能な構造を有している。
【００７０】
本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、高い耐電圧や放熱性が要求される回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴをロジック回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広く、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態。
【００７１】
また、本実施形態の半導体装置は、図９に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ９１０と、ゲート電極下の前記半導体凸部の上面に主たるチャネルを形成するプレーナ型ＭＩＳＦＥＴ９２０とを１つのチップ内に有し、このプレーナ型ＭＩＳＦＥＴにおいてボディコンタクト構造をとることができる。
【００７２】
図９（ａ）は、図９（ｂ）のＡ−Ａ線断面図であり、図９（ｂ）は平面図である。９０１は半導体基板、９０２はベース絶縁膜、９０３は半導体凸部、９０４はゲート電極、９０５はゲート絶縁膜を示す。図９に示す例は、ゲート電極をＴ字形状とした例であり、半導体凸部を絶縁膜上の半導体層（単結晶シリコン層等）で構成する場合に特に有効な構造である。この場合、素子の駆動により半導体凸部で発生した電荷を逃がすことができるため基板浮遊効果抑制の点で有利であり、また半導体凸部から外部への接触が増加するため放熱性の点でも有利である。なお、図９に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ９１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００７３】
図２０に、図９に示す例におけるボディコンタクト構造の説明図（ＮＭＯＳの場合）を示す。図２０（ａ）は図９（ｂ）に対応する平面図であり、図２０（ｂ）は図２０（ａ）のＢ−Ｂ’線断面図であり、図２０（ｃ）は図２０（ａ）のＡ−Ａ’線断面図である。これらの図面においてゲート電極は省略している。２００１は高濃度Ｐ型領域（ボディコンタクト領域）、２００２は高濃度Ｎ型領域（ソース／ドレイン領域）、２００３は低濃度Ｐ型領域（チャネル領域）を示す。ボディコンタクト領域を接地するかもしくはソースに接続することにより、素子の駆動により発生した電荷を排出することができる。このように、プレーナ型ＭＩＳＦＥＴにおいては、ボディコンタクト構造を採用することができ、この構造によれば、トランジスタが半導体基板と直接接続されない場合でも、ソース／ドレイン領域に挟まれた半導体領域（チャネル領域）に溜まった電荷（キャリア）を排出することができる。図２０に示す例では、ソース／ドレイン領域と独立したボディ端子に電荷を排出することができる。
【００７４】
図２１及び図２２に、ボディコンタクト構造の他の例（ＮＭＯＳの場合）を示す。図２１に示す半導体装置は、ゲート電極を異なる形状とし、半導体凸部に高濃度Ｐ型領域（ボディコンタクト領域）２２０１を設けた以外は図８に示す例と同様な構造を有する。図２２は、図２１に示す例におけるボディコンタクト構造の説明図である。図２２（ａ）は図２１（ｂ）に対応する平面図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ’線断面図であり、図２２（ｃ）は図２２（ａ）のＢ−Ｂ’線断面図である。これらの図面においてゲート電極は省略している。２２０１は高濃度Ｐ型領域（ボディコンタクト領域）、２２０２は高濃度Ｎ型領域（ソース／ドレイン領域）、２２０３は低濃度Ｐ型領域（チャネル領域）を示す。高濃度Ｐ型領域（ボディコンタクト領域）２２０１を隣接した高濃度Ｎ型領域（ソース）と短絡することで、チャネル領域に溜まった電荷を排出することができる。
【００７５】
なお、図２０及び図２２に示す例では、いずれもＮＭＯＳの場合を示したが、ＰＭＯＳの場合であってもよく、ＰＭＯＳの場合はＮＭＯＳに対してｐ型とｎ型を入れ替えたものとなる。
【００７６】
〔第３の実施形態〕
本実施形態の半導体装置は、図１０に示すように、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ１０１０と、素子分離１００６に囲まれた半導体領域に設けられたプレーナ型ＭＩＳＦＥＴ１０２０とを１つのチップ内に有することを主な特徴とするものである。
【００７７】
図１０（ａ）は、図１０（ｂ）のＡ−Ａ線断面図であり、図１０（ｂ）は平面図である。１００１は半導体基板、１００２はベース絶縁膜（埋め込み絶縁膜）、１００３は半導体凸部、１００４はゲート電極、１００５はゲート絶縁膜、１００６は素子分離を示す。図１０に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、図１１に示す例のように、半導体凸部が半導体基板１１０１の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。図１１（ａ）は、図１１（ｂ）のＡ−Ａ線断面図であり、図１１（ｂ）は平面図である。１１０１は半導体基板、１１０２はベース絶縁膜（素子分離）、１１０３は半導体凸部、１１０４はゲート電極、１１０５はゲート絶縁膜を示す。また、図１０及び図１１に示す例は、Ｆｉｎ型ＭＩＳＦＥＴの一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００７８】
本実施形態におけるプレーナ型ＭＩＳＦＥＴは、基板平面に平行な面内方向に主たるチャネルが形成されるものであり、シリコンウェハ基板表面に形成される通常のＭＩＳＦＥＴと同様な構成をとることができる。
【００７９】
本実施形態における上記プレーナ型ＭＩＳＦＥＴは、高い耐電圧や放熱性が要求される回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴをロジック回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広く、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態。
【００８０】
また、本実施形態の半導体装置は、図１２に示すように、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ１２１０と、プレーナ型ＭＩＳＦＥＴ１２２０とを１つのチップ内に有し、このプレーナ型ＭＩＳＦＥＴにおいてゲート電極１２０４をＴ字形状としたボディコンタクト構造をとることができる。
【００８１】
図１２（ａ）は、図１２（ｂ）のＡ−Ａ線断面図であり、図１２（ｂ）は平面図である。１２０１は半導体基板、１２０２はベース絶縁膜（埋め込み絶縁膜）、１２０３は半導体凸部、１２０４はゲート電極、１２０５はゲート絶縁膜を示す。図１２に示す例は、ゲート電極をＴ字形状とした例であり、半導体凸部を絶縁膜上の半導体層（単結晶シリコン層等）で構成する場合に特に有効な構造である。この場合、素子の駆動により半導体凸部で発生した電荷を逃がすことができるため基板浮遊効果抑制の点で有利であり、また半導体凸部から外部への接触が増加するため放熱性の点でも有利である。なお、図１２に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ１２１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００８２】
〔その他の実施形態〕
本発明の半導体装置は、図１３に示すように、絶縁膜上の半導体層で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１３１０と、半導体基板の一部で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１３２０とを１つのチップ内に有する構成をとることができる。図１３（ａ）は、図１３（ｂ）のＡ−Ａ線断面図であり、図１３（ｂ）は平面図である。１３０１は半導体基板、１３０２は埋め込み絶縁膜（ベース絶縁膜）、１３０３は半導体凸部、１３０４はゲート電極、１３０５はゲート絶縁膜、１３０６は素子分離（ベース絶縁膜）を示す。
【００８３】
このような構成は、例えば、シリコン基板中に埋め込み絶縁膜が基板平面において部分的に設けられた、いわゆる部分ＳＯＩ基板を用いて形成することができる。図２３に、図１３（ａ）の断面図に対応する部分ＳＯＩ基板の断面図を示す。埋め込み絶縁膜上の半導体層で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１３１０を作製し、埋め込み絶縁膜が存在しない部分の半導体基板の一部で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１３２０を作製することができる。後者の構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。Ｆｉｎ型ＭＩＳＦＥＴ１３１０のベース絶縁膜はＳＯＩ基板の埋め込み絶縁膜１３０２で構成され、Ｆｉｎ型ＭＩＳＦＥＴ１３２０のベース絶縁膜は半導体基板の加工後に設けられる素子分離１３０６で構成することができる。このような構成をとる場合は、放熱性の観点から、発熱量の多い回路部に設けられるＭＩＳＦＥＴの半導体凸部を半導体基板の一部で構成するとよい。
【００８４】
また本発明の半導体装置は、図１４に示すように、絶縁膜上の半導体層で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１４１０と、半導体基板を用いて形成されたプレーナ型ＭＩＳＦＥＴ１４２０とを１つのチップ内に有する構成をとることができる。図１４（ａ）は、図１４（ｂ）のＡ−Ａ線断面図であり、図１４（ｂ）は平面図である。１４０１は半導体基板、１４０２は埋め込み絶縁膜（ベース絶縁膜）、１４０３は半導体凸部、１４０４はゲート電極、１４０５はゲート絶縁膜、１４０６は素子分離（ベース絶縁膜）を示す。このような構成は、例えば、いわゆる部分ＳＯＩ基板を用いて形成することができる。埋め込み絶縁膜上の半導体層で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１４１０を作製し、埋め込み絶縁膜が存在しない部分の半導体基板を用いてプレーナ型ＭＩＳＦＥＴ１４２０を作製することができる。後者の構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。Ｆｉｎ型ＭＩＳＦＥＴ１４１０のベース絶縁膜はＳＯＩ基板の埋め込み絶縁膜１４０２で構成され、プレーナ型ＭＩＳＦＥＴ１４２０のベース絶縁膜は半導体基板の加工後に設けられる素子分離１４０６で構成することができる。
【００８５】
図２４に、マルチ構造を有するＦｉｎ型ＭＩＳＦＥＴの一例を示す。図２４（ａ）はＡ−Ａ線断面図であり、図２４（ｂ）及び（ｃ）は平面図である。この例は、図６に示す構造において各トランジスタの半導体凸部６０３を複数にした場合の構造に対応し、半導体凸部が半導体基板の一部で形成されたものである。図２４（ｃ）では、複数の半導体凸部が互いに分離・独立して形成され、各半導体凸部のゲート電極両側部（ソース／ドレイン）にそれぞれコンタクトをとることができる。一方、図２４（ｂ）では、複数の半導体凸部がゲート電極の両側において一体に接続されている。ソース／ドレインとのコンタクトは、ゲート電極両側の半導体凸部同士の接続部にそれぞれ１つ設けることができる。
【００８６】
図２５に、マルチ構造を有するＦｉｎ型ＭＩＳＦＥＴの他の例を示す。図２５（ａ）はＡ−Ａ線断面図であり、図２５（ｂ）及び（ｃ）は平面図である。この例は、図１１に示す構造においてＦｉｎ型ＭＩＳＦＥＴの半導体凸部１１０３を複数にした場合の構造に対応し、Ｆｉｎ型ＦＥＴとプレーナ型ＦＥＴの混載例である。図２５（ｃ）では、Ｆｉｎ型ＦＥＴの複数の半導体凸部が互いに分離・独立して形成され、各半導体凸部のゲート電極両側部（ソース／ドレイン）にそれぞれコンタクトをとることができる。一方、図２５（ｂ）では、Ｆｉｎ型ＦＥＴの複数の半導体凸部がゲート電極の両側において一体に接続されている。ソース／ドレインとのコンタクトは、ゲート電極両側の半導体凸部同士の接続部にそれぞれ１つ設けることができる。
【００８７】
図２６に、ゲート電極が前述の形態と異なる構造をとるＦｉｎ型ＭＩＳＦＥＴの例を示す。図２６は図５の断面図に対応する。
【００８８】
図２６（ａ）は、半導体凸部５０３の下端よりも下方にゲート電極５０４の下端が位置する構造を示す。この構造は、ゲート電極がギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれている。この構造によれば、半導体凸部下端より下方のゲート電極部分によって、半導体凸部下部の電位に対する制御性を高めることができ、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。
【００８９】
図２６（ｂ）は、半導体凸部５０３の下面側へ一部ゲート電極５０４が回り込んでいる構造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲー構造」と呼ばれている。この構造によれば、ゲート電極の制御性を高めるとともに、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができる。
【００９０】
図２６（ｃ）は、半導体凸部５０３の下面側へゲート電極５０４が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができ、短チャネル特性も向上することができる。
【００９１】
なお、図２６では、半導体凸部の上面にゲート絶縁膜が形成された構造が示されているが、このゲート絶縁膜に代えてキャップ絶縁膜を設けてもよい。また、半導体凸部の上部コーナが丸められていてもよく、Ωゲート構造およびＧＡＡ構造においては上部および下部コーナーが丸められていてもよい。
【００９２】
以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
【００９３】
半導体凸部を形成する半導体材料としては単結晶シリコンを好適に用いることができ、その他、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また必要に応じて前記材料の複層膜を用いることができる。半導体凸部の両側面としては、移動度が高いこと、平坦なゲート絶縁膜の形成が容易であること、から｛１００｝面、｛１１０｝面、｛１１１｝面を好適に用いることができる。
【００９４】
上記の各実施形態においては、ベース絶縁膜下の基板としてシリコン基板を用いた例を示したが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる。
【００９５】
ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００９６】
ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００９７】
また、ゲート絶縁膜は、１チップ内の異なる領域において材料や厚みが異なっていてもよい。例えば、薄いゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点からロジック回路部やメモリ回路部に設け、厚い絶縁膜を、耐圧向上の点から入出力回路部へ設けることができる。薄いゲート絶縁膜の厚みは例えば０．５〜２．５ｎｍ、厚いゲート絶縁膜の厚みを２．５ｎｍより厚く設定することができる。あるいは、Ｈｉｇｈ−Ｋ膜からなるゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点からロジック回路部やメモリ回路部に設け、ＳｉＯ２膜やＳｉＯＮ膜からなるゲート絶縁膜を、耐圧向上の点から入出力回路部へ設けることができる。
【００９８】
以下、本発明の半導体装置の製造方法について説明する。
【００９９】
〔製造例１〕
図１５を用いて、図５に示す第１の実施形態の半導体装置の製造方法を説明する。
【０１００】
シリコン基板１５０１上にＳｉＯ２からなる埋め込み絶縁膜（ベース絶縁膜）１５０２を有し、その上に単結晶シリコン層からなる半導体層１５０３を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層１５０３上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１０１】
次に、犠牲酸化膜を除去した後、図１５（ａ）に示すように、半導体層１５０３上にレジストパターン１５１１を形成する。このレジストパターンをマスクに用いて異方性エッチングを行い、半導体層１５０３を所定のパターン形状に加工する。図１５（ｂ）に示すように、レジストパターン１５１１を除去し、パターニングされた半導体層の一部１５０３が半導体凸部を構成する。
【０１０２】
なお、ゲート絶縁膜形成の前にベース絶縁膜を異方的（下方向）にエッチングすることでπゲートを、等方的（下方向と横方向）にエッチングすることでΩゲート又はＧＡＡゲートを形成することができる。
【０１０３】
次に、この半導体層１５０３からなる半導体凸部上にゲート絶縁膜１５０５を形成した後、不純物導入多結晶シリコン膜を形成し、これをパターニングしてゲート電極１５０４を形成する。もしくは、多結晶シリコン膜を形成し、これをパターニングしてゲート電極形状とし、ソース／ドレイン形成用のイオン注入時に同時に不純物を導入してゲート電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面（頂部平面）に、側面に設けたゲート絶縁膜より厚い絶縁膜（キャップ絶縁膜）を設けることにより、半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるトランジスタを形成することができる。この厚い絶縁膜は、チャネル形成領域のための不純物イオン注入時に用いた犠牲酸化膜を除去せずに残留させることによって形成することができる。この厚い絶縁膜を半導体凸部上面に有する構成によれば、半導体凸部の上部コーナーにおける電界集中の影響を低減でき、しきい値電圧の変動の抑制に有利である。
【０１０４】
次に、ゲート電極１５０４をマスクに用いて、不純物をイオン注入し、活性化処理を行って半導体層１５０３で構成される半導体凸部にソース／ドレイン領域を形成する。この不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物イオン注入を行ってもよい。これにより、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成することができる。活性化熱処理を行った後、ソース／ドレイン領域およびゲート電極上に、コンタクト抵抗・シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。
【０１０５】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を設けて、図５に示す第１の実施形態の半導体装置を得ることができる。
【０１０６】
〔製造例２〕
図１６〜１７を用いて、図６に示す第１の実施形態の半導体装置の製造方法を説明する。
【０１０７】
シリコン基板１６０１上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１０８】
次に、犠牲酸化膜を除去した後、図１６（ａ）に示すように、シリコン基板１６０１上に、シリコン酸化膜１６１１及びシリコン窒化膜１６１２をこの順で形成し、次いで、レジストパターン１６１３を形成する。
【０１０９】
このレジストパターン１６１３をマスクに用いて異方性エッチングを行い、シリコン窒化膜１６１２を所定のパターン形状に加工する。そして、レジストパターン１６１３を除去した後、シリコン窒化膜パターン１６１２をマスクに用いて、図１６（ｂ）に示すようにシリコン酸化膜１６１１及びシリコン基板１６０１を異方性エッチングする。これにより、シリコン基板１６０１に溝が形成され、その溝内に所定のパターンを持つ半導体パターンが形成される。図１６（ｂ）では半導体パターン１６０３が半導体凸部を構成する。
【０１１０】
次に、シリコン基板１６０１に設けられた溝内を埋め込むようにＣＶＤ法等によりＳｉＯ２等の絶縁体を堆積し、次いでＣＭＰ（化学的機械的研磨）により上面を平坦化する。これにより、図１６（ｃ）に示すように素子分離絶縁膜１６０２を形成する。その際、シリコン窒化膜１６１２は研磨ストッパとして利用することができる。
【０１１１】
次に、図１７（ｄ）に示すように、半導体パターン１６０３の上部が露出するように、この素子分離絶縁膜１６０２をエッチバックして、シリコン基板１６０１の溝の底に、この素子分離絶縁膜１６０２からなるベース絶縁膜を形成する。このベース絶縁膜平面から突出し、露出した半導体パターンの一部分で半導体凸部が構成される。その後、図１７（ｅ）に示すように、この半導体凸部の頂部に残存するシリコン酸化膜１６１１及びシリコン窒化膜１６１２を除去する。
【０１１２】
次に、図１７（ｆ）に示すように、この半導体凸部上にゲート絶縁膜１６０５を形成した後、不純物導入多結晶シリコン膜を形成し、これをパターニングしてゲート電極１６０４を形成する。もしくは、多結晶シリコン膜を形成し、これをパターニングしてゲート電極形状とし、ソース／ドレイン形成用のイオン注入時に同時に不純物を導入してゲート電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面（頂部平面）に、側面に設けたゲート絶縁膜より厚い絶縁膜（キャップ絶縁膜）を設けることにより、半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるトランジスタを形成することができる。
【０１１３】
次に、ゲート電極１６０４をマスクに用いて、不純物をイオン注入し、活性化処理を行って半導体パターン１６０３で構成される半導体凸部にソース／ドレイン領域を形成する。この不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物イオン注入を行ってもよい。これにより、いわゆるＬＤＤ構造を形成することができる。活性化熱処理を行った後、ソース／ドレイン領域およびゲート電極上に、コンタクト抵抗・シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。
【０１１４】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクト及び配線を設けて、図６に示す第１の実施形態の半導体装置を得ることができる。
【０１１５】
〔製造例３〕
図１８〜１９を用いて、図１０に示す第３の実施形態に相当する半導体装置の製造方法について説明する。
【０１１６】
シリコン基板１８０１上にＳｉＯ２からなる埋め込み絶縁膜１８０２を有し、その上に単結晶シリコン層からなる半導体層１８０３を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層１８０３上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１１７】
次に、犠牲酸化膜を除去した後、図１８（ａ）に示すように、半導体層１８０３上に、シリコン酸化膜１８１１及びシリコン窒化膜１８１２をこの順で形成し、次いで、レジストパターン１８１３を形成する。
【０１１８】
このレジストパターン１８１３をマスクに用いて異方性エッチングを行い、シリコン窒化膜１８１２を所定のパターン形状に加工する。そして、レジストパターン１８１３を除去した後、シリコン窒化膜パターン１８１２をマスクに用いて、図１８（ｂ）に示すようにシリコン酸化膜１８１１及び半導体層１８０３を異方性エッチングする。これにより、半導体層１８０３に溝が設けられ、その溝の底部では埋め込み絶縁膜１８０２が露出し、その溝の輪郭にて所定の半導体層パターンが形成される。この半導体層パターンの幅の狭い凸状部分でＦｉｎ型ＭＩＳＦＥＴの半導体凸部が構成され、幅が広く上面の面積が大きい部分でプレーナ型ＭＩＳＦＥＴが構成される。
【０１１９】
次に、半導体層１８０３に設けられた溝内を埋め込むようにＣＶＤ法等によりＳｉＯ２等の絶縁体を堆積し、次いでＣＭＰにより上面を平坦化する。これにより、図１８（ｃ）に示すように素子分離絶縁膜１８１４を形成する。その際、シリコン窒化膜１８１２は研磨ストッパとして利用することができる。
【０１２０】
次に、ウェットエッチングにより、図１９（ｄ）に示すように、半導体層１８０３上のシリコン酸化膜１８１１及びシリコン窒化膜１８１２を素子分離絶縁膜１８１４の表面部分とともに除去する。
【０１２１】
次に、図１９（ｅ）に示すように、プレーナ型ＭＩＳＦＥＴの形成領域上にレジストパターン１８１５を形成し、これをマスクに用いてＦｉｎ型ＭＩＳＦＥＴの形成領域の素子分離絶縁膜１８１４を選択的に除去する。
【０１２２】
次に、レジストパターン１８１５を除去した後、半導体層１８０３上に、ゲート酸化膜１８０５及びゲート電極１８０４を設けて、図１９（ｆ）に示す構造を得ることができる。
【０１２３】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を設けて、図１０に示す第３の実施形態に相当する半導体装置を得ることができる。
【０１２４】
なお、図１８（ｂ）に示す工程の後、半導体層１８０３の側面に酸化膜を形成し、続いて全面にシリコン窒化膜を設けて、その後に絶縁体を溝内を埋め込むように堆積してもよい。このシリコン窒化膜は、Ｆｉｎ型ＭＩＳＦＥＴの形成領域における素子分離絶縁膜を除去する際に（図１９（ｅ）に示す工程）、エッチングストッパ膜として利用することができる。形成した酸化膜と窒化膜は、半導体凸部上にゲート酸化膜およびゲート電極を形成する前にウェットエッチングにより除去することができる。
【０１２５】
また、図１８（ｂ）に示す工程にて、シリコン酸化膜１８１１及びシリコン窒化膜１８１２を除去して、ゲート酸化膜およびゲート電極を形成することにより、図８に示す第２の実施形態に相当する半導体装置を得ることができる。
【０１２６】
〔その他の製造例〕
本発明においてゲート電極の形成は、上述した方法の他、例えば下記のように、いわゆるダマシンゲート法により形成することができる。
【０１２７】
半導体凸部を形成した後、多結晶シリコン膜を堆積しこれをパターニングしてダミーゲートを形成する。このダミーゲートは後に除去され他のゲート電極材料と置き換えられる。次に、このダミーゲートを埋め込むように層間絶縁膜を形成し、次いでＣＭＰを行って層間絶縁膜の平坦化とともにダミーゲート表面を露出させる。そして、ダミーゲートを選択的に除去して溝を形成する。この溝内にゲート絶縁膜を形成した後、ゲート電極材料を埋め込んで目的とするゲート電極を形成する。次いで、所定の領域の層間絶縁膜を除去した後、ソース／ドレイン領域の形成などの通常のトランジスタ形成プロセスを行う。なお、上記プロセスにおいて、層間絶縁膜の形成前にソース／ドレイン領域等の通常のトランジスタ形成プロセスを行うこともできる。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して突出した半導体凸部上にゲート電極を有するＭＩＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタ（以下「ＭＩＳＦＥＴ」という）の一種として、いわゆるＦｉｎ型ＭＩＳＦＥＴが提案されている。このＦｉｎ型ＭＩＳＦＥＴは、直方体状半導体凸部を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチャネルが形成される。このようなＦｉｎ型ＭＩＳＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
【０００３】
このようなＦｉｎ型ＭＩＳＦＥＴとして、特開昭６４−８６７０号公報には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。
【０００４】
同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体凸部分の一部がＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板の単結晶シリコン層の一部である形態が例示されている。前者を図１（ａ）に、後者を図１（ｂ）に示す。
【０００５】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。
【０００６】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
【０００７】
一方、特開２００２−１１８２５５号公報には、例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体凸部（凸状半導体層２１３）を有するＦｉｎ型ＭＯＳＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＭＯＳＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
【０００８】
また、特開２００１−２９８１９４号公報には、例えば図３（ａ）及び（ｂ）に示すような、Ｆｉｎ型ＭＯＳＦＥＴが開示されている。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板３０１、絶縁層３０２及び半導体層（単結晶シリコン層）３０３からなるＳＯＩ基板を用いて形成され、その絶縁層３０２上にパターニングされた半導体層３０３が設けられている。この半導体層３０３には、複数の開口部３１０が一列に当該半導体層３０３を横断するように設けられている。これらの開口部３１０は、半導体層３０３のパターニングの際に、絶縁層３０２が露出するように形成されている。ゲート電極３０５は、これらの開口部３１０の配列方向に沿って、開口部３１０間の各半導体層（伝導経路）３３２を跨ぐように設けられている。このゲート電極３０５と伝導経路３３２との間には絶縁膜が介在し、ゲート電極下の伝導経路にチャネルが形成される。伝導経路３３２の上面の絶縁膜が、側面の絶縁膜と同程度に薄いゲート絶縁膜である場合は、ゲート電極下の半導体層３３２の両側面および上面にチャネルが形成される。半導体層３０３において、開口部３１０の列の両側がソース／ドレイン領域３０４を構成する。
【０００９】
上記の構造によれば次のような効果が得られることが記載されている。開口部３１０を除けば、従来のプレーナ型ＭＯＳＦＥＴと同様な配置パターンを持つため、従来の製造プロセスを適用できるという利点がある。また、この構造によれば、チャネル幅の異なるトランジスタが混在する場合でも、配列する伝導経路３３２（開口部３１０間の半導体層）の数を変えればよく、素子の凹凸の程度を抑えることができ、素子特性の均一性を確保することができる。さらに、伝導経路３３２の幅をソース／ドレイン領域と接続する部分で大きくすることにより寄生抵抗を抑えることができる。
【００１０】
上述のＦｉｎ型ＭＩＳＦＥＴが設けられた半導体装置においても、動作特性をより一層向上させるためには、１つのチップ内において、ＭＩＳＦＥＴの動作目的に応じてしきい値電圧や耐電圧等の素子特性を最適化することが求められる。
【００１１】
例えば、ロジック回路部分のＭＩＳＦＥＴのしきい値電圧は入出力回路部分に比べて低いことが望ましく、入出力部分のＭＩＳＦＥＴの耐電圧はロジック回路部分に比べて高いことが望ましい。このように、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを設ける場合、しきい値電圧の異なるＭＩＳＦＥＴの形成領域毎にイオン注入条件を変えて、チャネル形成領域の不純物濃度を所定のしきい値電圧に応じた濃度に設定する必要がある。このイオン注入に際しては、当該イオン注入により得られるしきい値電圧とは異なるしきい値電圧をもつＭＩＳＦＥＴを形成しようとする領域を、フォトレジストでマスクするフォトレジスト工程が必須となる。そのため、しきい値電圧の設定数に応じてこのフォトレジスト工程を繰り返し行う必要が生じ、その結果、プロセスが煩雑になり、製造コストが上昇する。
【００１２】
また、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置では、その微細化に伴い、放熱性や静電破壊耐性の向上も求められている。
【発明の開示】
【００１３】
本発明の目的は、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、１つのチップ内に素子特性の異なる複数種のＭＩＳＦＥＴを有し、動作特性が改善された半導体装置およびその製造方法を提供することにある。
【００１４】
本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、
１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置に関する。
【００１５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有する上記の半導体装置に関する。
【００１６】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるトランジスタを有する上記の半導体装置に関する。
【００１７】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが当該半導体凸部の高さの２倍以下であるトランジスタを有する上記の半導体装置に関する。
【００１８】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗがゲート長以下であるトランジスタを有する上記の半導体装置に関する。
【００１９】
また本発明は、前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有し、これらのしきい値電圧がゲート電極下の半導体凸部の幅Ｗが広いものほど高い、上記の半導体装置に関する。
【００２０】
また本発明は、前記の複数種のＦｉｎ型トランジスタが、ゲート電極下の半導体凸部における不純物濃度が互いに等しい、上記の半導体装置に関する。
【００２１】
また本発明は、前記Ｆｉｎ型トランジスタとして、１つの当該トランジスタ内に、複数の半導体凸部と、これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相対する両側面上に延在するゲート電極と、このゲート電極と各半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記の各半導体凸部の少なくとも両側面にチャネルが形成されるトランジスタを有する上記の半導体装置に関する。
【００２２】
また本発明は、所定のしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第１の回路部と、第１の回路部の前記Ｆｉｎ型トランジスタより低いしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第２の回路部とを備え、第１の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗは、第２の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２３】
また本発明は、前記Ｆｉｎ型トランジスタを入出力回路部とメモリ回路部またはロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部またはロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２４】
また本発明は、前記Ｆｉｎ型トランジスタをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、上記の半導体装置に関する。
【００２５】
また本発明は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを有し、そのｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる、上記の半導体装置に関する。
【００２６】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、さらに、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する上記の半導体装置に関する。
【００２７】
また本発明は、前記Ｆｉｎ型トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型トランジスタを入出力回路部に有する上記の半導体装置に関する。
【００２８】
また本発明は、前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が、絶縁体上の半導体層で形成されている上記の半導体装置に関する。
【００２９】
また本発明は、前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が半導体基板の一部で形成されている上記の半導体装置に関する。
【００３０】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、１つのチップ内に、半導体凸部が絶縁体上の半導体層で形成されている第１トランジスタと、半導体凸部が半導体基板の一部で形成されている第２トランジスタとを有する上記の半導体装置に関する。この半導体装置において、第２トランジスタの半導体凸部の幅Ｗが、第１トランジスタの幅Ｗより大きいことが好ましい。また、第１トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有し、第２トランジスタとして、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有することができる。
【００３１】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型のＭＩＳ型電界効果トランジスタ、及び基板平面に平行な面内方向に主たるチャネルが形成されるプレーナ型のＭＩＳ型電界効果トランジスタを１つのチップ内に備えた半導体装置に関する。
【００３２】
また本発明は、前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタにおいて、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅である上記の半導体装置に関する。
【００３３】
また本発明は、前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型のＭＩＳ型電界効果トランジスタを入出力回路部に有する上記の半導体装置に関する。
【００３４】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳ型電界効果トランジスタを備えた半導体装置を製造する方法であって、
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを形成する工程を有する半導体装置の製造方法に関する。
【００３５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、しきい値電圧が互いに異なる複数種のトランジスタを形成し、当該トランジスタは半導体凸部の幅Ｗが広いものほどしきい値電圧が高いことを特徴とする上記の半導体装置の製造方法に関する。
【００３６】
また本発明は、前記の複数種のトランジスタの形成工程において、幅Ｗが互いに異なる複数種の半導体凸部は同一の加工工程にて同時に形成されることを特徴とする上記の半導体装置の製造方法に関する。
【００３７】
また本発明は、前記の複数種のトランジスタが、ゲート電極下の半導体部における不純物濃度が互いに等しい、上記の半導体装置の製造方法に関する。
【００３８】
また本発明は、１つのチップ内に前記の複数種のトランジスタを形成する、上記の半導体装置の製造方法に関する。
【００３９】
本発明によれば、微細化に有利で且つ素子特性に優れる、いわゆるＦｉｎ型ＭＩＳＦＥＴを有するとともに、１つのチップ内に素子特性の異なる複数種のＭＩＳＦＥＴを有するため、動作特性が改善された半導体装置を提供することができる。また、１つのチップ内にしきい値電圧の異なる複数種のＭＩＳＦＥＴを容易に形成可能な構造を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図２】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図３】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図４】本発明におけるＦｉｎ型ＭＩＳＦＥＴの一例の説明図である。
【図５】本発明の半導体装置の一例の説明図である。
【図６】本発明の半導体装置の一例の説明図である。
【図７】Ｆｉｎ型ＭＩＳＦＥＴの半導体凸部の幅Ｗとしきい値電圧との関係を示すグラフである。
【図８】本発明の半導体装置の一例の説明図である。
【図９】本発明の半導体装置の一例の説明図である。
【図１０】本発明の半導体装置の一例の説明図である。
【図１１】本発明の半導体装置の一例の説明図である。
【図１２】本発明の半導体装置の一例の説明図である。
【図１３】本発明の半導体装置の一例の説明図である。
【図１４】本発明の半導体装置の一例の説明図である。
【図１５】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１６】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１７】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１８】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図１９】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図２０】図９に対応するボディコンタクト構造の説明図である。
【図２１】本発明の半導体装置の一例の説明図である。
【図２２】図２１に対応するボディコンタクト構造の説明図である。
【図２３】本発明の半導体装置の製造に用いることができるＳＯＩ基板の断面図である。
【図２４】本発明の半導体装置の一例の説明図である。
【図２５】本発明の半導体装置の一例の説明図である。
【図２６】本発明の半導体装置の一例の説明図である。
【発明を実施するための最良の形態】
【００４１】
本発明は、例えば図４に示すように、半導体凸部４０３と、この半導体凸部４０３を跨ぐようにその上面から相対する両側面上に延在するゲート電極４０４と、このゲート電極４０４と前記半導体凸部４０３の間に介在する絶縁膜４０５と、ソース／ドレイン領域４０６とを有する半導体装置に係るものである。
【００４２】
本発明における半導体凸部は、基体平面（ここでは絶縁体平面）に対して突出した構造を有するものであり、例えば図４に示すように半導体基板４０１上のベース絶縁膜４０２上に設けられた半導体層で構成することができる。このベース絶縁膜自体を支持基板とすることもできる。なお、本発明において、この「基体平面」とは基板に平行な任意の面を意味する。
【００４３】
また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成することができる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、半導体凸部が、ベース絶縁膜４０２上に設けられた半導体層で形成されるものと、ベース絶縁膜下の半導体基板の一部で形成されるものと、が同一半導体基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが好ましく、加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
【００４４】
本発明における上記ＭＩＳＦＥＴにおいては、その半導体凸部を跨ぐようにその上面から相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間には絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、ゲート電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平面に垂直な面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすることで、半導体凸部の両側面にチャネルを形成することができる。半導体凸部の上面とゲート電極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜とすることで、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の上面に厚い絶縁膜（キャップ絶縁膜）を設けることで、半導体凸部の上面にチャネルを形成させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側面の絶縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成されたものであってもよい。
【００４５】
本発明における上記ＭＩＳＦＥＴのソース／ドレイン領域は、図４に示すように、半導体凸部４０３のゲート電極両側部分に高濃度の不純物を導入してソース／ドレイン領域４０６とすることができる。あるいは、半導体凸部のゲート電極両側部分を不純物導入により伝導経路とし、この半導体凸部の両端にそれぞれ接続する半導体層を設けてこれらをソース／ドレイン領域としてもよい。また、ソース／ドレイン領域を完全に金属化したショットキー・ソース／ドレイン構造としてもよい。
【００４６】
また、本発明における上記ＭＩＳＦＥＴは、１つのトランジスタ内に複数の半導体凸部を例えば一列に平行配列して有し、これらの半導体凸部に跨ってゲート電極が設けられた、いわゆるマルチ構造をとってもよい。それぞれの半導体凸部に係る構造は、前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点から、１つのトランジスタ内の複数の半導体凸部のゲート電極下部分の幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）は互いに等しいことが好ましい。
【００４７】
このようなマルチ構造において、図４に示すように各半導体凸部のゲート電極両側部分をソース／ドレイン領域とする場合は、例えば図２に示すように、各半導体凸部のゲート電極両側部にそれぞれコンタクトをとり、ゲート電極両側のそれぞれの側の各半導体凸部に共通の上層配線で導通することができる。一方、各半導体凸部のゲート電極両側部分をソース／ドレイン領域へ接続するための伝導経路とする場合は、例えば図３に示すように、半導体凸部のゲート電極両側部にそれぞれ、各半導体凸部に共通する半導体層を当該半導体凸部と一体に又は別体として設け、この一対の半導体層をソース／ドレイン領域とし、これらにコンタクトをとって導通することができる。これらのマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、半導体凸部の数を変えることによりチャネル幅を制御することができ、これにより、素子の凹凸の程度を抑えて素子特性の均一性を確保することができる。
【００４８】
本発明は、以上に説明したＭＩＳＦＥＴを備えた半導体装置に係るものであり、以下、さらに実施形態ごとに説明する。
【００４９】
〔第１の実施形態〕
本実施形態は、図５に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、ゲート電極５０４下の半導体凸部５０３における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有することを主な特徴とするものである。
【００５０】
図５（ａ）は、図５（ｂ）のＡ−Ａ線断面図であり、図５（ｂ）は平面図である。５０１は半導体基板、５０２はベース絶縁膜（埋め込み絶縁膜）、５０３は半導体凸部、５０４はゲート電極、５０５はゲート絶縁膜を示す。図５に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、図６に示す例のように、半導体凸部が半導体基板６０１の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。図６（ａ）は、図６（ｂ）のＡ−Ａ線断面図であり、図６（ｂ）は平面図である。６０１は半導体基板、６０２はベース絶縁膜（素子分離）、６０３は半導体凸部、６０４はゲート電極、６０５はゲート絶縁膜を示す。図５中のベース絶縁膜５０２はＳＯＩ基板の埋め込み絶縁膜で構成することができ、一方、図６中のベース絶縁膜６０２は、半導体基板６０１の加工後に設けられる素子分離絶縁膜で構成することができる。
【００５１】
本実施形態の発明は、ゲート電極下の半導体凸部の不純物濃度、すなわちチャネル形成領域の不純物濃度が一定であっても、ゲート電極下の半導体凸部の幅Ｗを変えることによってしきい値電圧を制御することできる、という新たな知見に基づいて成されたものである。ここで、しきい値電圧は、ｎ型ＦＥＴについては、プラス側にその絶対値が大きいほどしきい値電圧が高いとし、ｐ型ＦＥＴについては、マイナス側にその絶対値が大きいほどしきい値電圧が高いとする。
【００５２】
前述のとおり、従来、半導体装置の動作特性向上を目的として、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを設ける場合には、しきい値電圧が異なるＭＩＳＦＥＴの形成領域毎にイオン注入条件を変えて、チャネル形成領域の不純物濃度を所定のしきい値電圧に応じた濃度に設定していた。そのため、しきい値電圧の設定数に応じてフォトレジスト工程が増えてプロセスが煩雑になり、製造コストが上昇するという問題があった。対して、本発明の構造は、半導体凸部の形成工程におけるパターニングの際に、所定のしきい値電圧に応じた幅Ｗを持つ複数種の半導体凸部を同時に形成することで、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを簡便に形成することができる。すなわち、本発明は、１つのチップ内にしきい値電圧が異なる複数種のＭＩＳＦＥＴを有する半導体装置を容易に形成可能な構造を提供することができる。
【００５３】
図７に、半導体凸部の幅Ｗとしきい値電圧との関係を示す。この図から、半導体凸部の幅Ｗが広いほどしきい値電圧が高くなることがわかる。この図に示す関係は、半導体凸部の両側面のみにチャネルを形成する構造を持つＭＩＳＦＥＴに対する下記条件によるシミュレーション結果である。なお、ここで示す最大空乏層幅とは、チャネル不純物濃度から計算される最大空乏層幅である。また、半導体凸部の上面にチャネルが形成される場合も、半導体凸部の両側面に主たるチャネルを形成する構造においては同様な関係が得られる。
【００５４】
ゲート絶縁膜のシリコン酸化膜換算膜厚：２．８ｎｍ、
チャネル領域の不純物濃度（ｃｍ−３）：
ａ）２×１０１８（最大空乏層幅：２５ｎｍ）、
ｂ）１０１８（最大空乏層幅：３５ｎｍ）、
ｃ）５×１０１７（最大空乏層幅：４８ｎｍ）、
計算式：
Ｖｔｈ＝２Φｆ＋Ｖｆｂ−Ｑｂ／Ｃｏ、
Ｖｔｈ：しきい値電圧、
Φｆ：Ｅｉ−Ｅｆ、
Ｅｉ：真性半導体のフェルミ準位、
Ｅｆ：フェルミ準位、
Ｖｆｂ：フラットバンド電圧、
Ｑｂ：空乏層中の不純物電荷量、
Ｃｏ：ゲート絶縁膜容量。
【００５５】
上記の関係が良好に得られるものとしては、半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳＦＥＴ（以下、適宜「Ｆｉｎ型ＭＩＳＦＥＴ」という。）が好ましく、特に、半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるＭＩＳＦＥＴ（以下、適宜「完全空乏型ＭＩＳＦＥＴ」という。）が好ましい。この完全空乏型ＭＩＳＦＥＴでは、半導体凸部の両側面に主たるチャネルが形成される。また、この完全空乏型ＭＩＳＦＥＴは、上記関係が良好に得られる他、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。また、上記関係が良好に得られる素子構造としては、半導体凸部の幅Ｗが、当該半導体凸部の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましく、前記の完全空乏型の構造において、このような幅Ｗに設定することがより好ましい。具体的には、ゲート電極下の半導体凸部の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体凸部の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。また、チャネル形成領域の不純物濃度は、所望のしきい値電圧に応じて適宜設定することができるが、製造プロセスの簡略化の点から、チャネル形成領域の不純物濃度は、しきい値電圧が異なるＭＩＳＦＥＴの形成領域間で等しいことが好ましい。必要に応じて、チャネル形成領域の不純物濃度が互いに異なる複数種のＭＩＳＦＥＴの形成領域（各ＭＩＳＦＥＴ形成領域内ではチャネル形成領域の不純物濃度は等しい。）を設け、各ＭＩＳＦＥＴ形成領域内で半導体凸部の幅Ｗを変えてしきい値電圧の異なるＭＩＳＦＥＴを形成することもできる。
【００５６】
さらに、上記の関係が良好に得られるＭＩＳＦＥＴとしては、ゲート長Ｌが比較的長いもの、特にゲート長Ｌが半導体凸部の幅Ｗの２倍以上、典型的には２０ｎｍ以上のものが挙げられる。また、チャネル形成領域は不純物注入が行われているものが好ましく、典型的には１×１０１６以上の不純物濃度を有することが好ましい。
【００５７】
上記の関係が良好に得られるＭＩＳＦＥＴの具体的寸法等は、例えば次の範囲で適宜設定することができる。
【００５８】
半導体凸部の幅Ｗ：５〜２５０ｎｍ、
半導体凸部の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜５００ｎｍ、
ゲート絶縁膜の厚さ：２〜１０ｎｍ（ＳｉＯ２の場合）、
チャネル形成領域の不純物濃度：１×１０１６〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。
【００５９】
なお、半導体凸部の高さＨは、図５及び図６に示すように、ベース絶縁膜５０２、６０２の平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、半導体凸部のゲート電極下の部分を指す。
【００６０】
入出力回路やメモリ回路、ロジック回路等の種々の回路は、その目的に応じて取り扱われるオン／オフ電流や、求められる耐電圧および動作速度が異なり、それに応じて最適なしきい値電圧も異なっている。一般に、ロジック回路部では高速動作の点からしきい値電圧が低いことが求められ、ＳＲＡＭ等のメモリ回路部はノイズマージンを確保するために、ある程度しきい値電圧を高くすることが望ましく、入出力回路部では高い電圧を扱うので耐電圧とともに、しきい値電圧もこれらの回路部中で最も高く設定することが望ましい。なお、本発明において、しきい値電圧が低く設定されるロジック回路としては、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を含むものとする。
【００６１】
上述の複数種の回路を１つのチップ内に設ける場合、本発明では、各回路部毎に設定されたしきい値電圧に応じて半導体凸部の幅Ｗが設定されたＦｉｎ型ＭＩＳＦＥＴを設けることができる。例えば、本発明の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴを入出力回路部とロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴを入出力回路部とメモリ回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広い形態。
【００６２】
形態（ａ）及び（ｂ）において、比較的大きな電流が扱われる入出力回路部に、半導体凸部の幅Ｗが広いＦｉｎ型ＭＩＳＦＥＴを設けることは、放熱性の観点からも有利である。
【００６３】
さらに、本発明においては、各回路部において求められる耐電圧に応じて、回路部毎にゲート長を変えてもよく、高い耐電圧が求められる回路部にはゲート長の長いＭＩＳＦＥＴを設けるとよい。
【００６４】
また、上述のように入出力回路部で放熱性を向上するために半導体凸部の幅Ｗを広くしたり、所定の部位で耐電圧を向上するためにゲート長を長くしたりする等、所望の特性に応じた構造を形成する場合、上記（ａ）、（ｂ）、（ｃ）の形態をとりつつ、半導体凸部の幅Ｗが異なる回路部毎に必要なしきい値電圧に応じて異なる不純物濃度を設定してもよい。この場合、異なる不純物濃度の回路部毎に不純物導入工程が必要になるが、従来構造に比べて、放熱性や耐電圧特性等の所望の特性を向上しつつ、しきい値電圧等の設計自由度を容易に確保でき、素子特性の向上を図ることができる。
【００６５】
また、本発明によれば、同一チップ上にｐ型およびｎ型のＦｉｎ型トランジスタが混在するような半導体装置、特にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを備えた半導体装置を提供することができる。そして、そのＣＭＯＳはｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる構成をとることができる。一般に、ｐＭＯＳは、ｎＭＯＳに比べてソース／ドレイン領域の不純物（ボロン）の拡散により短チャネル効果が大きくなる傾向がある。例えば、ｐＭＯＳのゲート電極下の半導体凸部の幅Ｗを、ｎＭＯＳのゲート電極下の半導体凸部の幅Ｗより小さくすることにより、短チャネル効果を素子形状（半導体凸部の幅Ｗ）により容易に抑制することができる。
【００６６】
〔第２の実施形態〕
本実施形態の半導体装置は、図８に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ８１０と、ゲート電極下の前記半導体凸部の上面に主たるチャネルを形成するプレーナ型ＭＩＳＦＥＴ８２０とを１つのチップ内に有することを主な特徴とするものである。
【００６７】
図８（ａ）は、図８（ｂ）のＡ−Ａ線断面図であり、図８（ｂ）は平面図である。８０１は半導体基板、８０２はベース絶縁膜、８０３は半導体凸部、８０４はゲート電極、８０５はゲート絶縁膜を示す。図８に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、半導体凸部がベース絶縁膜下の半導体基板の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、図８に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ８１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００６８】
本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、その半導体凸部８０３の上面に主たるチャネルを形成するものであり、ソース／ドレイン領域もこの半導体凸部８０３上面に設けることができる。ゲート電極下の半導体凸部の幅Ｗは、半導体凸部の高さＨの２倍より大きいことが好ましく、５倍以上がより好ましく、１０倍以上がさらに好ましい。このプレーナ型ＭＩＳＦＥＴ８２０は、半導体凸部８０３を用いて構成される以外は、シリコンウェハ基板表面に形成される通常のＭＩＳＦＥＴと同様な構成をとることができる。
【００６９】
また、本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、その半導体凸部８０３、ゲート絶縁膜８０５及びゲート電極８０４がそれぞれＦｉｎ型ＭＩＳＦＥＴ８１０の半導体凸部８０３、ゲート絶縁膜８０５及びゲート電極８０４と共通の材料で構成され、両トランジスタのこれらの構成要素は同一プロセスで形成することができる。すなわち、両トランジスタは、構造や素子特性が大きく異なるものでありながら、１つのチップ内に容易に形成可能な構造を有している。
【００７０】
本実施形態におけるプレーナ型ＭＩＳＦＥＴ８２０は、高い耐電圧や放熱性が要求される回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴをロジック回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広く、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態。
【００７１】
また、本実施形態の半導体装置は、図９に示すように、半導体凸部を持つ前記ＭＩＳＦＥＴとして、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ９１０と、ゲート電極下の前記半導体凸部の上面に主たるチャネルを形成するプレーナ型ＭＩＳＦＥＴ９２０とを１つのチップ内に有し、このプレーナ型ＭＩＳＦＥＴにおいてボディコンタクト構造をとることができる。
【００７２】
図９（ａ）は、図９（ｂ）のＡ−Ａ線断面図であり、図９（ｂ）は平面図である。９０１は半導体基板、９０２はベース絶縁膜、９０３は半導体凸部、９０４はゲート電極、９０５はゲート絶縁膜を示す。図９に示す例は、ゲート電極をＴ字形状とした例であり、半導体凸部を絶縁膜上の半導体層（単結晶シリコン層等）で構成する場合に特に有効な構造である。この場合、素子の駆動により半導体凸部で発生した電荷を逃がすことができるため基板浮遊効果抑制の点で有利であり、また半導体凸部から外部への接触が増加するため放熱性の点でも有利である。なお、図９に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ９１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００７３】
図２０に、図９に示す例におけるボディコンタクト構造の説明図（ＮＭＯＳの場合）を示す。図２０（ａ）は図９（ｂ）に対応する平面図であり、図２０（ｂ）は図２０（ａ）のＢ−Ｂ’線断面図であり、図２０（ｃ）は図２０（ａ）のＡ−Ａ’線断面図である。これらの図面においてゲート電極は省略している。２００１は高濃度Ｐ型領域（ボディコンタクト領域）、２００２は高濃度Ｎ型領域（ソース／ドレイン領域）、２００３は低濃度Ｐ型領域（チャネル領域）を示す。ボディコンタクト領域を接地するかもしくはソースに接続することにより、素子の駆動により発生した電荷を排出することができる。このように、プレーナ型ＭＩＳＦＥＴにおいては、ボディコンタクト構造を採用することができ、この構造によれば、トランジスタが半導体基板と直接接続されない場合でも、ソース／ドレイン領域に挟まれた半導体領域（チャネル領域）に溜まった電荷（キャリア）を排出することができる。図２０に示す例では、ソース／ドレイン領域と独立したボディ端子に電荷を排出することができる。
【００７４】
図２１及び図２２に、ボディコンタクト構造の他の例（ＮＭＯＳの場合）を示す。図２１に示す半導体装置は、ゲート電極を異なる形状とし、半導体凸部に高濃度Ｐ型領域（ボディコンタクト領域）２２０１を設けた以外は図８に示す例と同様な構造を有する。図２２は、図２１に示す例におけるボディコンタクト構造の説明図である。図２２（ａ）は図２１（ｂ）に対応する平面図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ’線断面図であり、図２２（ｃ）は図２２（ａ）のＢ−Ｂ’線断面図である。これらの図面においてゲート電極は省略している。２２０１は高濃度Ｐ型領域（ボディコンタクト領域）、２２０２は高濃度Ｎ型領域（ソース／ドレイン領域）、２２０３は低濃度Ｐ型領域（チャネル領域）を示す。高濃度Ｐ型領域（ボディコンタクト領域）２２０１を隣接した高濃度Ｎ型領域（ソース）と短絡することで、チャネル領域に溜まった電荷を排出することができる。
【００７５】
なお、図２０及び図２２に示す例では、いずれもＮＭＯＳの場合を示したが、ＰＭＯＳの場合であってもよく、ＰＭＯＳの場合はＮＭＯＳに対してｐ型とｎ型を入れ替えたものとなる。
【００７６】
〔第３の実施形態〕
本実施形態の半導体装置は、図１０に示すように、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ１０１０と、素子分離１００６に囲まれた半導体領域に設けられたプレーナ型ＭＩＳＦＥＴ１０２０とを１つのチップ内に有することを主な特徴とするものである。
【００７７】
図１０（ａ）は、図１０（ｂ）のＡ−Ａ線断面図であり、図１０（ｂ）は平面図である。１００１は半導体基板、１００２はベース絶縁膜（埋め込み絶縁膜）、１００３は半導体凸部、１００４はゲート電極、１００５はゲート絶縁膜、１００６は素子分離を示す。図１０に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものであるが、図１１に示す例のように、半導体凸部が半導体基板１１０１の一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。図１１（ａ）は、図１１（ｂ）のＡ−Ａ線断面図であり、図１１（ｂ）は平面図である。１１０１は半導体基板、１１０２はベース絶縁膜（素子分離）、１１０３は半導体凸部、１１０４はゲート電極、１１０５はゲート絶縁膜を示す。また、図１０及び図１１に示す例は、Ｆｉｎ型ＭＩＳＦＥＴの一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００７８】
本実施形態におけるプレーナ型ＭＩＳＦＥＴは、基板平面に平行な面内方向に主たるチャネルが形成されるものであり、シリコンウェハ基板表面に形成される通常のＭＩＳＦＥＴと同様な構成をとることができる。
【００７９】
本実施形態における上記プレーナ型ＭＩＳＦＥＴは、高い耐電圧や放熱性が要求される回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態の半導体装置は下記の形態をとることができる。
（ａ）Ｆｉｎ型ＭＩＳＦＥＴをロジック回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｂ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部に有し、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態、
（ｃ）Ｆｉｎ型ＭＩＳＦＥＴをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型ＭＩＳＦＥＴのゲート電極下の半導体凸部の幅Ｗより広く、プレーナ型ＭＩＳＦＥＴを入出力回路部に有する形態。
【００８０】
また、本実施形態の半導体装置は、図１２に示すように、第１の実施形態のＦｉｎ型ＭＩＳＦＥＴ１２１０と、プレーナ型ＭＩＳＦＥＴ１２２０とを１つのチップ内に有し、このプレーナ型ＭＩＳＦＥＴにおいてゲート電極１２０４をＴ字形状としたボディコンタクト構造をとることができる。
【００８１】
図１２（ａ）は、図１２（ｂ）のＡ−Ａ線断面図であり、図１２（ｂ）は平面図である。１２０１は半導体基板、１２０２はベース絶縁膜（埋め込み絶縁膜）、１２０３は半導体凸部、１２０４はゲート電極、１２０５はゲート絶縁膜を示す。図１２に示す例は、ゲート電極をＴ字形状とした例であり、半導体凸部を絶縁膜上の半導体層（単結晶シリコン層等）で構成する場合に特に有効な構造である。この場合、素子の駆動により半導体凸部で発生した電荷を逃がすことができるため基板浮遊効果抑制の点で有利であり、また半導体凸部から外部への接触が増加するため放熱性の点でも有利である。なお、図１２に示す例では、Ｆｉｎ型ＭＩＳＦＥＴ１２１０の一種のみが示されているが、半導体凸部の幅Ｗが異なるＦｉｎ型ＭＩＳＦＥＴをさらに有していてもよい。
【００８２】
〔その他の実施形態〕
本発明の半導体装置は、図１３に示すように、絶縁膜上の半導体層で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１３１０と、半導体基板の一部で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１３２０とを１つのチップ内に有する構成をとることができる。図１３（ａ）は、図１３（ｂ）のＡ−Ａ線断面図であり、図１３（ｂ）は平面図である。１３０１は半導体基板、１３０２は埋め込み絶縁膜（ベース絶縁膜）、１３０３は半導体凸部、１３０４はゲート電極、１３０５はゲート絶縁膜、１３０６は素子分離（ベース絶縁膜）を示す。
【００８３】
このような構成は、例えば、シリコン基板中に埋め込み絶縁膜が基板平面において部分的に設けられた、いわゆる部分ＳＯＩ基板を用いて形成することができる。図２３に、図１３（ａ）の断面図に対応する部分ＳＯＩ基板の断面図を示す。埋め込み絶縁膜上の半導体層で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１３１０を作製し、埋め込み絶縁膜が存在しない部分の半導体基板の一部で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１３２０を作製することができる。後者の構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。Ｆｉｎ型ＭＩＳＦＥＴ１３１０のベース絶縁膜はＳＯＩ基板の埋め込み絶縁膜１３０２で構成され、Ｆｉｎ型ＭＩＳＦＥＴ１３２０のベース絶縁膜は半導体基板の加工後に設けられる素子分離１３０６で構成することができる。このような構成をとる場合は、放熱性の観点から、発熱量の多い回路部に設けられるＭＩＳＦＥＴの半導体凸部を半導体基板の一部で構成するとよい。
【００８４】
また本発明の半導体装置は、図１４に示すように、絶縁膜上の半導体層で半導体凸部が構成されたＦｉｎ型ＭＩＳＦＥＴ１４１０と、半導体基板を用いて形成されたプレーナ型ＭＩＳＦＥＴ１４２０とを１つのチップ内に有する構成をとることができる。図１４（ａ）は、図１４（ｂ）のＡ−Ａ線断面図であり、図１４（ｂ）は平面図である。１４０１は半導体基板、１４０２は埋め込み絶縁膜（ベース絶縁膜）、１４０３は半導体凸部、１４０４はゲート電極、１４０５はゲート絶縁膜、１４０６は素子分離（ベース絶縁膜）を示す。このような構成は、例えば、いわゆる部分ＳＯＩ基板を用いて形成することができる。埋め込み絶縁膜上の半導体層で半導体凸部を形成してＦｉｎ型ＭＩＳＦＥＴ１４１０を作製し、埋め込み絶縁膜が存在しない部分の半導体基板を用いてプレーナ型ＭＩＳＦＥＴ１４２０を作製することができる。後者の構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。Ｆｉｎ型ＭＩＳＦＥＴ１４１０のベース絶縁膜はＳＯＩ基板の埋め込み絶縁膜１４０２で構成され、プレーナ型ＭＩＳＦＥＴ１４２０のベース絶縁膜は半導体基板の加工後に設けられる素子分離１４０６で構成することができる。
【００８５】
図２４に、マルチ構造を有するＦｉｎ型ＭＩＳＦＥＴの一例を示す。図２４（ａ）はＡ−Ａ線断面図であり、図２４（ｂ）及び（ｃ）は平面図である。この例は、図６に示す構造において各トランジスタの半導体凸部６０３を複数にした場合の構造に対応し、半導体凸部が半導体基板の一部で形成されたものである。図２４（ｃ）では、複数の半導体凸部が互いに分離・独立して形成され、各半導体凸部のゲート電極両側部（ソース／ドレイン）にそれぞれコンタクトをとることができる。一方、図２４（ｂ）では、複数の半導体凸部がゲート電極の両側において一体に接続されている。ソース／ドレインとのコンタクトは、ゲート電極両側の半導体凸部同士の接続部にそれぞれ１つ設けることができる。
【００８６】
図２５に、マルチ構造を有するＦｉｎ型ＭＩＳＦＥＴの他の例を示す。図２５（ａ）はＡ−Ａ線断面図であり、図２５（ｂ）及び（ｃ）は平面図である。この例は、図１１に示す構造においてＦｉｎ型ＭＩＳＦＥＴの半導体凸部１１０３を複数にした場合の構造に対応し、Ｆｉｎ型ＦＥＴとプレーナ型ＦＥＴの混載例である。図２５（ｃ）では、Ｆｉｎ型ＦＥＴの複数の半導体凸部が互いに分離・独立して形成され、各半導体凸部のゲート電極両側部（ソース／ドレイン）にそれぞれコンタクトをとることができる。一方、図２５（ｂ）では、Ｆｉｎ型ＦＥＴの複数の半導体凸部がゲート電極の両側において一体に接続されている。ソース／ドレインとのコンタクトは、ゲート電極両側の半導体凸部同士の接続部にそれぞれ１つ設けることができる。
【００８７】
図２６に、ゲート電極が前述の形態と異なる構造をとるＦｉｎ型ＭＩＳＦＥＴの例を示す。図２６は図５の断面図に対応する。
【００８８】
図２６（ａ）は、半導体凸部５０３の下端よりも下方にゲート電極５０４の下端が位置する構造を示す。この構造は、ゲート電極がギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれている。この構造によれば、半導体凸部下端より下方のゲート電極部分によって、半導体凸部下部の電位に対する制御性を高めることができ、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。
【００８９】
図２６（ｂ）は、半導体凸部５０３の下面側へ一部ゲート電極５０４が回り込んでいる構造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲー構造」と呼ばれている。この構造によれば、ゲート電極の制御性を高めるとともに、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができる。
【００９０】
図２６（ｃ）は、半導体凸部５０３の下面側へゲート電極５０４が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができ、短チャネル特性も向上することができる。
【００９１】
なお、図２６では、半導体凸部の上面にゲート絶縁膜が形成された構造が示されているが、このゲート絶縁膜に代えてキャップ絶縁膜を設けてもよい。また、半導体凸部の上部コーナが丸められていてもよく、Ωゲート構造およびＧＡＡ構造においては上部および下部コーナーが丸められていてもよい。
【００９２】
以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
【００９３】
半導体凸部を形成する半導体材料としては単結晶シリコンを好適に用いることができ、その他、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また必要に応じて前記材料の複層膜を用いることができる。半導体凸部の両側面としては、移動度が高いこと、平坦なゲート絶縁膜の形成が容易であること、から｛１００｝面、｛１１０｝面、｛１１１｝面を好適に用いることができる。
【００９４】
上記の各実施形態においては、ベース絶縁膜下の基板としてシリコン基板を用いた例を示したが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる。
【００９５】
ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００９６】
ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００９７】
また、ゲート絶縁膜は、１チップ内の異なる領域において材料や厚みが異なっていてもよい。例えば、薄いゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点からロジック回路部やメモリ回路部に設け、厚い絶縁膜を、耐圧向上の点から入出力回路部へ設けることができる。薄いゲート絶縁膜の厚みは例えば０．５〜２．５ｎｍ、厚いゲート絶縁膜の厚みを２．５ｎｍより厚く設定することができる。あるいは、Ｈｉｇｈ−Ｋ膜からなるゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点からロジック回路部やメモリ回路部に設け、ＳｉＯ２膜やＳｉＯＮ膜からなるゲート絶縁膜を、耐圧向上の点から入出力回路部へ設けることができる。
【００９８】
以下、本発明の半導体装置の製造方法について説明する。
【００９９】
〔製造例１〕
図１５を用いて、図５に示す第１の実施形態の半導体装置の製造方法を説明する。
【０１００】
シリコン基板１５０１上にＳｉＯ２からなる埋め込み絶縁膜（ベース絶縁膜）１５０２を有し、その上に単結晶シリコン層からなる半導体層１５０３を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層１５０３上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１０１】
次に、犠牲酸化膜を除去した後、図１５（ａ）に示すように、半導体層１５０３上にレジストパターン１５１１を形成する。このレジストパターンをマスクに用いて異方性エッチングを行い、半導体層１５０３を所定のパターン形状に加工する。図１５（ｂ）に示すように、レジストパターン１５１１を除去し、パターニングされた半導体層の一部１５０３が半導体凸部を構成する。
【０１０２】
なお、ゲート絶縁膜形成の前にベース絶縁膜を異方的（下方向）にエッチングすることでπゲートを、等方的（下方向と横方向）にエッチングすることでΩゲート又はＧＡＡゲートを形成することができる。
【０１０３】
次に、この半導体層１５０３からなる半導体凸部上にゲート絶縁膜１５０５を形成した後、不純物導入多結晶シリコン膜を形成し、これをパターニングしてゲート電極１５０４を形成する。もしくは、多結晶シリコン膜を形成し、これをパターニングしてゲート電極形状とし、ソース／ドレイン形成用のイオン注入時に同時に不純物を導入してゲート電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面（頂部平面）に、側面に設けたゲート絶縁膜より厚い絶縁膜（キャップ絶縁膜）を設けることにより、半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるトランジスタを形成することができる。この厚い絶縁膜は、チャネル形成領域のための不純物イオン注入時に用いた犠牲酸化膜を除去せずに残留させることによって形成することができる。この厚い絶縁膜を半導体凸部上面に有する構成によれば、半導体凸部の上部コーナーにおける電界集中の影響を低減でき、しきい値電圧の変動の抑制に有利である。
【０１０４】
次に、ゲート電極１５０４をマスクに用いて、不純物をイオン注入し、活性化処理を行って半導体層１５０３で構成される半導体凸部にソース／ドレイン領域を形成する。この不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物イオン注入を行ってもよい。これにより、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成することができる。活性化熱処理を行った後、ソース／ドレイン領域およびゲート電極上に、コンタクト抵抗・シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。
【０１０５】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を設けて、図５に示す第１の実施形態の半導体装置を得ることができる。
【０１０６】
〔製造例２〕
図１６〜１７を用いて、図６に示す第１の実施形態の半導体装置の製造方法を説明する。
【０１０７】
シリコン基板１６０１上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１０８】
次に、犠牲酸化膜を除去した後、図１６（ａ）に示すように、シリコン基板１６０１上に、シリコン酸化膜１６１１及びシリコン窒化膜１６１２をこの順で形成し、次いで、レジストパターン１６１３を形成する。
【０１０９】
このレジストパターン１６１３をマスクに用いて異方性エッチングを行い、シリコン窒化膜１６１２を所定のパターン形状に加工する。そして、レジストパターン１６１３を除去した後、シリコン窒化膜パターン１６１２をマスクに用いて、図１６（ｂ）に示すようにシリコン酸化膜１６１１及びシリコン基板１６０１を異方性エッチングする。これにより、シリコン基板１６０１に溝が形成され、その溝内に所定のパターンを持つ半導体パターンが形成される。図１６（ｂ）では半導体パターン１６０３が半導体凸部を構成する。
【０１１０】
次に、シリコン基板１６０１に設けられた溝内を埋め込むようにＣＶＤ法等によりＳｉＯ２等の絶縁体を堆積し、次いでＣＭＰ（化学的機械的研磨）により上面を平坦化する。これにより、図１６（ｃ）に示すように素子分離絶縁膜１６０２を形成する。その際、シリコン窒化膜１６１２は研磨ストッパとして利用することができる。
【０１１１】
次に、図１７（ｄ）に示すように、半導体パターン１６０３の上部が露出するように、この素子分離絶縁膜１６０２をエッチバックして、シリコン基板１６０１の溝の底に、この素子分離絶縁膜１６０２からなるベース絶縁膜を形成する。このベース絶縁膜平面から突出し、露出した半導体パターンの一部分で半導体凸部が構成される。その後、図１７（ｅ）に示すように、この半導体凸部の頂部に残存するシリコン酸化膜１６１１及びシリコン窒化膜１６１２を除去する。
【０１１２】
次に、図１７（ｆ）に示すように、この半導体凸部上にゲート絶縁膜１６０５を形成した後、不純物導入多結晶シリコン膜を形成し、これをパターニングしてゲート電極１６０４を形成する。もしくは、多結晶シリコン膜を形成し、これをパターニングしてゲート電極形状とし、ソース／ドレイン形成用のイオン注入時に同時に不純物を導入してゲート電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面（頂部平面）に、側面に設けたゲート絶縁膜より厚い絶縁膜（キャップ絶縁膜）を設けることにより、半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるトランジスタを形成することができる。
【０１１３】
次に、ゲート電極１６０４をマスクに用いて、不純物をイオン注入し、活性化処理を行って半導体パターン１６０３で構成される半導体凸部にソース／ドレイン領域を形成する。この不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物イオン注入を行ってもよい。これにより、いわゆるＬＤＤ構造を形成することができる。活性化熱処理を行った後、ソース／ドレイン領域およびゲート電極上に、コンタクト抵抗・シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。
【０１１４】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクト及び配線を設けて、図６に示す第１の実施形態の半導体装置を得ることができる。
【０１１５】
〔製造例３〕
図１８〜１９を用いて、図１０に示す第３の実施形態に相当する半導体装置の製造方法について説明する。
【０１１６】
シリコン基板１８０１上にＳｉＯ２からなる埋め込み絶縁膜１８０２を有し、その上に単結晶シリコン層からなる半導体層１８０３を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層１８０３上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性化処理を行わず、ソース／ドレイン形成のためのイオン注入後の活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【０１１７】
次に、犠牲酸化膜を除去した後、図１８（ａ）に示すように、半導体層１８０３上に、シリコン酸化膜１８１１及びシリコン窒化膜１８１２をこの順で形成し、次いで、レジストパターン１８１３を形成する。
【０１１８】
このレジストパターン１８１３をマスクに用いて異方性エッチングを行い、シリコン窒化膜１８１２を所定のパターン形状に加工する。そして、レジストパターン１８１３を除去した後、シリコン窒化膜パターン１８１２をマスクに用いて、図１８（ｂ）に示すようにシリコン酸化膜１８１１及び半導体層１８０３を異方性エッチングする。これにより、半導体層１８０３に溝が設けられ、その溝の底部では埋め込み絶縁膜１８０２が露出し、その溝の輪郭にて所定の半導体層パターンが形成される。この半導体層パターンの幅の狭い凸状部分でＦｉｎ型ＭＩＳＦＥＴの半導体凸部が構成され、幅が広く上面の面積が大きい部分でプレーナ型ＭＩＳＦＥＴが構成される。
【０１１９】
次に、半導体層１８０３に設けられた溝内を埋め込むようにＣＶＤ法等によりＳｉＯ２等の絶縁体を堆積し、次いでＣＭＰにより上面を平坦化する。これにより、図１８（ｃ）に示すように素子分離絶縁膜１８１４を形成する。その際、シリコン窒化膜１８１２は研磨ストッパとして利用することができる。
【０１２０】
次に、ウェットエッチングにより、図１９（ｄ）に示すように、半導体層１８０３上のシリコン酸化膜１８１１及びシリコン窒化膜１８１２を素子分離絶縁膜１８１４の表面部分とともに除去する。
【０１２１】
次に、図１９（ｅ）に示すように、プレーナ型ＭＩＳＦＥＴの形成領域上にレジストパターン１８１５を形成し、これをマスクに用いてＦｉｎ型ＭＩＳＦＥＴの形成領域の素子分離絶縁膜１８１４を選択的に除去する。
【０１２２】
次に、レジストパターン１８１５を除去した後、半導体層１８０３上に、ゲート酸化膜１８０５及びゲート電極１８０４を設けて、図１９（ｆ）に示す構造を得ることができる。
【０１２３】
以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を設けて、図１０に示す第３の実施形態に相当する半導体装置を得ることができる。
【０１２４】
なお、図１８（ｂ）に示す工程の後、半導体層１８０３の側面に酸化膜を形成し、続いて全面にシリコン窒化膜を設けて、その後に絶縁体を溝内を埋め込むように堆積してもよい。このシリコン窒化膜は、Ｆｉｎ型ＭＩＳＦＥＴの形成領域における素子分離絶縁膜を除去する際に（図１９（ｅ）に示す工程）、エッチングストッパ膜として利用することができる。形成した酸化膜と窒化膜は、半導体凸部上にゲート酸化膜およびゲート電極を形成する前にウェットエッチングにより除去することができる。
【０１２５】
また、図１８（ｂ）に示す工程にて、シリコン酸化膜１８１１及びシリコン窒化膜１８１２を除去して、ゲート酸化膜およびゲート電極を形成することにより、図８に示す第２の実施形態に相当する半導体装置を得ることができる。
【０１２６】
〔その他の製造例〕
本発明においてゲート電極の形成は、上述した方法の他、例えば下記のように、いわゆるダマシンゲート法により形成することができる。
【０１２７】
半導体凸部を形成した後、多結晶シリコン膜を堆積しこれをパターニングしてダミーゲートを形成する。このダミーゲートは後に除去され他のゲート電極材料と置き換えられる。次に、このダミーゲートを埋め込むように層間絶縁膜を形成し、次いでＣＭＰを行って層間絶縁膜の平坦化とともにダミーゲート表面を露出させる。そして、ダミーゲートを選択的に除去して溝を形成する。この溝内にゲート絶縁膜を形成した後、ゲート電極材料を埋め込んで目的とするゲート電極を形成する。次いで、所定の領域の層間絶縁膜を除去した後、ソース／ドレイン領域の形成などの通常のトランジスタ形成プロセスを行う。なお、上記プロセスにおいて、層間絶縁膜の形成前にソース／ドレイン領域等の通常のトランジスタ形成プロセスを行うこともできる。
【特許請求の範囲】
【請求項１】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、
１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。
【請求項２】
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有する請求項１記載の半導体装置。
【請求項３】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるトランジスタを有する請求項２記載の半導体装置。
【請求項４】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが当該半導体凸部の高さの２倍以下であるトランジスタを有する請求項２又は３記載の半導体装置。
【請求項５】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗがゲート長以下であるトランジスタを有する請求項２又は３記載の半導体装置。
【請求項６】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有し、これらのしきい値電圧がゲート電極下の半導体凸部の幅Ｗが広いものほど高い、請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記の複数種のＦｉｎ型トランジスタは、ゲート電極下の半導体凸部における不純物濃度が互いに等しい、請求項６記載の半導体装置。
【請求項８】
前記Ｆｉｎ型トランジスタとして、１つの当該トランジスタ内に、複数の半導体凸部と、これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相対する両側面上に延在するゲート電極と、このゲート電極と各半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記の各半導体凸部の少なくとも両側面にチャネルが形成されるトランジスタを有する請求項２〜７のいずれか１項に記載の半導体装置。
【請求項９】
所定のしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第１の回路部と、第１の回路部の前記Ｆｉｎ型トランジスタより低いしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第２の回路部とを備え、第１の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗは、第２の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記Ｆｉｎ型トランジスタを入出力回路部とメモリ回路部またはロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部またはロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１１】
前記Ｆｉｎ型トランジスタをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１２】
ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを有し、そのｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１３】
前記ＭＩＳ型電界効果トランジスタとして、さらに、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１４】
前記Ｆｉｎ型トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型トランジスタを入出力回路部に有する請求項１３記載の半導体装置。
【請求項１５】
前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が、絶縁体上の半導体層で形成されている請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が半導体基板の一部で形成されている請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記ＭＩＳ型電界効果トランジスタとして、１つのチップ内に、半導体凸部が絶縁体上の半導体層で形成されている第１トランジスタと、半導体凸部が半導体基板の一部で形成されている第２トランジスタとを有する請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１８】
第２トランジスタの半導体凸部の幅Ｗが、第１トランジスタの半導体凸部の幅Ｗより大きい、請求項１７記載の半導体装置。
【請求項１９】
第１トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有し、第２トランジスタとして、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項１７記載の半導体装置。
【請求項２０】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型のＭＩＳ型電界効果トランジスタ、及び基板平面に平行な面内方向に主たるチャネルが形成されるプレーナ型のＭＩＳ型電界効果トランジスタを１つのチップ内に備えた半導体装置。
【請求項２１】
前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタにおいて、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅である請求項２０記載の半導体装置。
【請求項２２】
前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型のＭＩＳ型電界効果トランジスタを入出力回路部に有する請求項２０又は２１記載の半導体装置。
【請求項２３】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳ型電界効果トランジスタを備えた半導体装置を製造する方法であって、
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを形成する工程を有する半導体装置の製造方法。
【請求項２４】
前記ＭＩＳ型電界効果トランジスタとして、しきい値電圧が互いに異なる複数種のトランジスタを形成し、当該トランジスタは半導体凸部の幅Ｗが広いものほどしきい値電圧が高いことを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記の複数種のトランジスタの形成工程において、幅Ｗが互いに異なる複数種の半導体凸部は同一の加工工程にて同時に形成されることを特徴とする請求項２３又は２４記載の半導体装置の製造方法。
【請求項２６】
前記の複数種のトランジスタは、ゲート電極下の半導体部における不純物濃度が互いに等しい、請求項２３、２４又は２５記載の半導体装置の製造方法。
【請求項２７】
１つのチップ内に前記の複数種のトランジスタを形成する、請求項２３〜２６のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、
１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。
【請求項２】
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有する請求項１記載の半導体装置。
【請求項３】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であるトランジスタを有する請求項２記載の半導体装置。
【請求項４】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが当該半導体凸部の高さの２倍以下であるトランジスタを有する請求項２又は３記載の半導体装置。
【請求項５】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗがゲート長以下であるトランジスタを有する請求項２又は３記載の半導体装置。
【請求項６】
前記Ｆｉｎ型トランジスタとして、ゲート電極下の半導体凸部の幅Ｗが互いに異なる複数種のトランジスタを１つのチップ内に有し、これらのしきい値電圧がゲート電極下の半導体凸部の幅Ｗが広いものほど高い、請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記の複数種のＦｉｎ型トランジスタは、ゲート電極下の半導体凸部における不純物濃度が互いに等しい、請求項６記載の半導体装置。
【請求項８】
前記Ｆｉｎ型トランジスタとして、１つの当該トランジスタ内に、複数の半導体凸部と、これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相対する両側面上に延在するゲート電極と、このゲート電極と各半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記の各半導体凸部の少なくとも両側面にチャネルが形成されるトランジスタを有する請求項２〜７のいずれか１項に記載の半導体装置。
【請求項９】
所定のしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第１の回路部と、第１の回路部の前記Ｆｉｎ型トランジスタより低いしきい値電圧を持つ前記Ｆｉｎ型トランジスタを有する第２の回路部とを備え、第１の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗは、第２の回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記Ｆｉｎ型トランジスタを入出力回路部とメモリ回路部またはロジック回路部とに有し、入出力回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、メモリ回路部またはロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１１】
前記Ｆｉｎ型トランジスタをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗが、ロジック回路部に設けられた前記Ｆｉｎ型トランジスタのゲート電極下の半導体凸部の幅Ｗより広い、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１２】
ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが前記Ｆｉｎ型トランジスタで構成されるＣＭＯＳを有し、そのｐＭＯＳトランジスタのゲート電極下の半導体凸部の幅ＷとｎＭＯＳトランジスタのゲート電極下の半導体凸部の幅Ｗが互いに異なる、請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１３】
前記ＭＩＳ型電界効果トランジスタとして、さらに、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項２〜８のいずれか１項に記載の半導体装置。
【請求項１４】
前記Ｆｉｎ型トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型トランジスタを入出力回路部に有する請求項１３記載の半導体装置。
【請求項１５】
前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が、絶縁体上の半導体層で形成されている請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記ＭＩＳ型電界効果トランジスタの前記半導体凸部が半導体基板の一部で形成されている請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記ＭＩＳ型電界効果トランジスタとして、１つのチップ内に、半導体凸部が絶縁体上の半導体層で形成されている第１トランジスタと、半導体凸部が半導体基板の一部で形成されている第２トランジスタとを有する請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１８】
第２トランジスタの半導体凸部の幅Ｗが、第１トランジスタの半導体凸部の幅Ｗより大きい、請求項１７記載の半導体装置。
【請求項１９】
第１トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型トランジスタを有し、第２トランジスタとして、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項１７記載の半導体装置。
【請求項２０】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＦｉｎ型のＭＩＳ型電界効果トランジスタ、及び基板平面に平行な面内方向に主たるチャネルが形成されるプレーナ型のＭＩＳ型電界効果トランジスタを１つのチップ内に備えた半導体装置。
【請求項２１】
前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタにおいて、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅である請求項２０記載の半導体装置。
【請求項２２】
前記Ｆｉｎ型のＭＩＳ型電界効果トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ型のＭＩＳ型電界効果トランジスタを入出力回路部に有する請求項２０又は２１記載の半導体装置。
【請求項２３】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有し、前記半導体凸部の少なくとも両側面にチャネルが形成されるＭＩＳ型電界効果トランジスタを備えた半導体装置を製造する方法であって、
前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを形成する工程を有する半導体装置の製造方法。
【請求項２４】
前記ＭＩＳ型電界効果トランジスタとして、しきい値電圧が互いに異なる複数種のトランジスタを形成し、当該トランジスタは半導体凸部の幅Ｗが広いものほどしきい値電圧が高いことを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記の複数種のトランジスタの形成工程において、幅Ｗが互いに異なる複数種の半導体凸部は同一の加工工程にて同時に形成されることを特徴とする請求項２３又は２４記載の半導体装置の製造方法。
【請求項２６】
前記の複数種のトランジスタは、ゲート電極下の半導体部における不純物濃度が互いに等しい、請求項２３、２４又は２５記載の半導体装置の製造方法。
【請求項２７】
１つのチップ内に前記の複数種のトランジスタを形成する、請求項２３〜２６のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【国際公開番号】ＷＯ２００５／０２０３２５
【国際公開日】平成１７年３月３日（２００５．３．３）
【発行日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００５−５１３３３０（Ｐ２００５−５１３３３０）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１２０９２
【国際出願日】平成１６年８月２４日（２００４．８．２４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【国際公開日】平成１７年３月３日（２００５．３．３）
【発行日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１２０９２
【国際出願日】平成１６年８月２４日（２００４．８．２４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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