Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法
本発明は、基板と、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第１のＦｉｎ電界効果トランジスタと、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第２のＦｉｎ電界効果トランジスタとを備えた、Ｆｉｎ電界効果トランジスタ配置に関する。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなっている。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法に関するものである。
【０００２】
〔背景技術〕
ＣＭＯＳの技術では、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する回路が基板上に集積して形成されている。導電型が異なるこれら電界効果トランジスタの外形寸法が等しい場合、ＣＭＯＳ回路のｎチャネルトランジスタと、ＣＭＯＳ回路のｐチャネルトランジスタとでは、電流の動作特性が異なる。
【０００３】
ｎ−ＭＯＳトランジスタ及びｐ−ＭＯＳトランジスタを有するＣＭＯＳにおける回路の構成部品を集積する場合、導電型が異なる両トランジスタにおける電流の動作特性の違いは、従来技術のように、ｎ−ＭＯＳトランジスタよりも幅の広い異なるトランジスタを有するｐ−ＭＯＳトランジスタを備えることによって補償される。多くの場合、ｎチャネルトランジスタよりも例えば２倍から３倍、幅の広いｐチャネルトランジスタが備えられる。
【０００４】
しかしながら、ＣＭＯＳ回路におけるｐチャネルトランジスタの幅を広げると、シリコンチップ上にＣＭＯＳ回路を形成するために必要となる領域が増大するという問題が生じる。そして、高価なシリコン領域が失われるため、半導体技術においてコストの面で圧迫することになる。
【０００５】
ここで、従来技術について、図１Ａ及び図１Ｂを用いて以下に説明する。図１Ａ及び図１Ｂには、ＣＭＯＳ回路におけるｎ−ＭＯＳ電界効果トランジスタ１００及びｐ−ＭＯＳ電界効果トランジスタ１１０がそれぞれ示されている。
【０００６】
図１Ａに示すように、ｎ−ＭＯＳ電界効果トランジスタ１００は、第１のソース／ドレイン領域１０１及び第２のソース／ドレイン領域１０２を含む。これら第１のソース／ドレイン領域１０１及び第２のソース／ドレイン領域１０２の間には、チャネル領域１０３が形成されている。チャネル領域１０３の導電率は、ゲート領域１０４に印加される電圧によって制御されている。ｎ−ＭＯＳ電界効果トランジスタ１００のトランジスタ幅は、図１Ａにおいて、ｄ１で示されている。
【０００７】
図１Ｂに示すｐ−ＭＯＳ電界効果トランジスタ１１０は、ｎ−ＭＯＳ電界効果トランジスタ１００と同一の電流動作特性を有している。ｐ−ＭＯＳ電界効果トランジスタ１１０は、同様に、第１のソース／ドレイン領域１１１及び第２のソース／ドレイン領域１１２を含み、これら第１の及び第２のソース／ドレイン領域１１１，１１２の間には、チャネル領域１１３が形成されている。チャネル領域１１３の導電率は、ゲート領域１１４に印加される電気信号によって制御されている。
【０００８】
図１Ｂに示すように、ｐ−ＭＯＳ電界効果トランジスタ１１０のトランジスタ幅ｄ2は、ｎ−ＭＯＳ電界効果トランジスタ１００トランジスタ幅ｄ１よりもかなり大きい。
【０００９】
これら異なるトランジスタ幅ｄ１及びｄ2は、ｎ−ＭＯＳ電界効果トランジスタ１００及びｐ−ＭＯＳ電界効果トランジスタ１１０を集積するＣＭＯＳの配置において、それぞれのトランジスタで得られる電流動作特性が同一となるために必要となるものである。結果として、ｐ−ＭＯＳ電界効果トランジスタ１１０は、両トランジスタ１００，１１０において同一の電流動作特性を得るために、ｎ−ＭＯＳ電界効果トランジスタ１００の領域の約３倍の領域が必要となる。これにより、シリコンチップ上における両トランジスタ１００，１１０を形成するために必要となる領域が増大してしまうという問題が生じる。
【００１０】
連続して延びるチャネル領域の導電率を正確に制御できる、集積される構成部品及びトランジスタの小型化がますます要求されており、従来の電界効果トランジスタに代わるものが、現在の調査及び開発のテーマとなっている。このような、電界効果トランジスタの新しいタイプの１つとして、いわゆるＦｉｎ電界効果トランジスタ（ＦｉｎＦＥＴ）がある。Ｆｉｎ電界効果トランジスタの場合、薄いフィン、すなわち５０ｎｍより小さい幅の薄い半導体のフィンにおいて、２つの端部がソース／ドレイン領域として形成され、このソース／ドレイン領域の間にチャネル領域が形成されている。このチャネル領域は、ゲート絶縁層により覆われている。デート電極は、ゲート絶縁層上すなわちフィン上に形成され、フィンの導電率の横移動が可能となる。
【００１１】
しかしながら、Ｆｉｎ電界効果トランジスタにおいても、ｐ−Ｆｉｎ電界効果トランジスタは、同一の形状であるｎ−Ｆｉｎ電界効果トランジスタの電流駆動特性またはトランジスタの性質とは異なる性質を有しているという問題が生じる。
【００１２】
〔２〕には、Ｆｉｎ電界効果トランジスタの配置について開示されている。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタのフィン及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分かれている。２つのトランジスタの電流駆動特性は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタにおける、異なる複数の部分的なフィンの効力によって調整可能となっている。しかしながら、この構成は、フィンを複数の部分的なフィンに分けることにより、Ｆｉｎ電界効果トランジスタの配置に必要なスペースが増大し、集積密度を増加させる努力を妨げるという問題点がある。
【００１３】
この詳細について、図１Ｃ及び図１Ｄを用いて以下に説明する。図１Ｃ及び図１Ｄには、従来技術に基づく、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０がそれぞれ示されている。この従来技術では、複数の部分的なフィンを異なる数量で備える場合であっても、両トランジスタにおいて同様の電流駆動特性が求められる。
【００１４】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０は、２つのシリコン部分フィン１２５，１２６を含んでいる。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０において互いに平行に配置される２つのシリコン部分フィン１２５，１２６の一方の端部には、第１のソース／ドレイン領域１２１が形成され、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０において互いに平行に配置される２つのシリコン部分フィン１２５，１２６の他方の端部には、第２のソース／ドレイン領域１２２が形成される。チャネル領域１２３は、第１のソース／ドレイン領域１２１及び第２のソース／ドレイン領域１２２の間に形成される。シリコン部分フィン１２５，１２６上に形成されるゲート領域１２４によって、上記チャネル領域の導電率を制御することができる。ゲート絶縁層（図示せず）は、ゲート領域１２４及び上記シリコン部分フィンの間に配置される。
【００１５】
ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０は、６つのシリコン部分フィン１３５を含んでいる。ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０において互いに平行に配置される６つのシリコン部分フィン１３５の一方の端部には、第１のソース／ドレイン領域１３１が形成され、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０において互いに平行に配置される６つのシリコン部分フィン１３５の他方の端部には、第２のソース／ドレイン領域１３２が形成される。チャネル領域１３３は、第１のソース／ドレイン領域１３１及び第２のソース／ドレイン領域１３２の間に形成される。シリコン部分フィン１３５上に形成されるゲート領域１３４によって、上記チャネル領域の導電率を制御することができる。ゲート絶縁層（図示せず）は、ゲート領域１３４及び上記シリコン部分フィン１３５の間に配置される。
【００１６】
図１Ｃ及び図１Ｄから明らかなように、複数の部分フィンを有する電界効果トランジスタの必要領域は、より大きくなり、部分フィンの数量がより増加する。その結果、複数の部分フィンの構成により、上記必要領域はかなり増加することになる。
【００１７】
また、〔３〕には、Ｆｉｎ電界効果トランジスタが開示されている。この公報における一実施の形態によれば、上下に積層されると共に、誘電層により常に互いに絶縁されている複数の電界効果トランジスタが備えられている。また、この公報には、複数の電界効果トランジスタを積層するために、ｎ−ＭＯＳ電界効果トランジスタに幅、及びｎ−ＭＯＳ電界効果トランジスタの幅の比率が、半導体層の厚みに対応していることが開示されている。
【００１８】
〔４〕には、異なる厚さの層を有する２つの領域を備えるゲート酸化物層を形成する方法が開示されている。
【００１９】
〔５〕には、ＭＩＳ電界効果トランジスタが開示されている。このＭＩＳ電界効果トランジスタのチャネル領域は、チャネル領域において形成される空乏領域の最大の伝搬の２倍よりも非常に小さくなっている。
【００２０】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、異なるＦｉｎ電界効果トランジスタにおける互いの電流駆動特性を、領域の消費を抑制すると共に等しくするＦｉｎ電界効果トランジスタ配置を提供することにある。
【００２１】
上記問題点は、独立請求項における特徴点を備える、Ｆｉｎ電界効果トランジスタ及びＦｉｎ電界効果トランジスタ配置方法により解決される。
【００２２】
本発明におけるＦｉｎ電界効果トランジスタ配置は、基板と、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板に形成される、第１のＦｉｎ電界効果トランジスタとを含む。さらに、上記Ｆｉｎ電界効果トランジスタ配置は、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板に形成される、第２のＦｉｎ電界効果トランジスタを含み、上記第２のＦｉｎ電界効果トランジスタは、例えば、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置されている。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高い。
【００２３】
本発明のＦｉｎ電界効果トランジスタ配置を形成する方法では、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する第１のＦｉｎ電界効果トランジスタを、上記基板上および／または上記基板中に形成し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する第２のＦｉｎ電界効果トランジスタを、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置して、上記基板上および／または上記基板中に形成し、上記第１のＦｉｎ電界効果トランジスタのフィンの高さが、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなるように備える。
【００２４】
本発明の基本的な思想は、Ｆｉｎ電界効果トランジスタにおいて、フィンの側壁で電流が流れるということ、及び異なるＦｉｎ電界効果トランジスタにおける、異なる電流駆動特性、または通常異なるトランジスタ特性が、Ｆｉｎ電界効果トランジスタ配置の異なるＦｉｎ電界効果トランジスタのフィンの高さを調節することにより補償されるということを認識し利用することで理解できる。別の方法で表現すると、フィンの高さは、少ない製造技術的な費用でＦｉｎ電界効果トランジスタの電気的特性を設定する、あるいは、他方のＦｉｎ電界効果トランジスタの電気的特性と同等にするのに、製造技術上利用しやすいパラメータとして用いることが可能である。
【００２５】
フィンは、半導体材料から（例えばシリコンから）形成されていることが好ましいが、金属材料から形成されていてもよい。
【００２６】
従来技術では、ＣＭＯＳ回路のトランジスタの電流駆動特性は、トランジスタの幅を設定する、または単にＦｉｎ電界効果トランジスタにおけるフィンの数を設定することにより、調節される。これに対し、本発明の電界効果トランジスタの配列では、フィンの高さを調節することにより電流駆動特性を設定しているので、チップ領域が増大しない。その理由は、チップ領域は、基板の表面ではなく、チップ表面に対し垂直方向の寸法のみに影響して、増大するからである。それゆえ、本発明のＦｉｎ電界効果トランジスタ配置は、連続したスケーリングに適している。また、本発明により、トランジスタ当たりのフィンの数を増大させることにより、ｐチャネルＦｉｎ電界効果トランジスタの電流駆動特性を増大させる必要が無くなる。その代わりに、必要なチップ表面領域を増大させる。
【００２７】
本発明では、Ｆｉｎ電界効果トランジスタ配置における異なるＦｉｎ電界効果トランジスタのフィンの高さは、トランジスタ特性（閾値電圧、電流駆動特性等）を調節し、所望の用途に必要な条件に適合するためのパラメータとして用いられる。
【００２８】
特に、ＣＭＯＳ Ｆｉｎ電界効果トランジスタ配置では、ｎチャネルＦｉｎ電界効果トランジスタとｐチャネルＦｉｎ電界効果トランジスタとで、フィンの高さが異なるように設定することが可能になる。その結果、両タイプのトランジスタの、電流駆動特性が同一になる。よって、フィンの高さを設定することにより、ｎ‐チャネルＦｉｎ電界効果トランジスタで形成可能なものと同一の電流駆動特性が、ｐ‐チャネルＦｉｎ電界効果トランジスタで形成可能になる。
【００２９】
本発明の好ましい発展形態は、従属項からわかる。
【００３０】
Ｆｉｎ電界効果トランジスタ配置において、上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型（例えば、ヒ素、リン）のドーピング物質を有し、かつ、上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型（例えば、アルミニウム、ホウ素）のドーピング物質を有するか、または、実質的にドーピング物質がなくてもよい（もしくは、極少量の内在物質を有していてもよい）。それゆえ、Ｆｉｎ電界効果トランジスタ配置の両Ｆｉｎ電界効果トランジスタのチャネル領域がドープされている必要がない。むしろ、チャネル領域の一方がドープされ、他方が、反対の導電型のドーピング原子でドープされているか、ドープされていない場合に、本発明の有利な効果を実現することが可能になる。
【００３１】
それゆえ、Ｆｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有するか、または、実質的にドーピング物質がなく、かつ、上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有していてもよい。
【００３２】
より一般的に表現すれば、上記２つのＦｉｎ電界効果トランジスタは、異なる導電型を有していてもよい。この場合、結果として生じる異なるトランジスタ特性（主に電流駆動特性）は、異なるフィンの高さに設定することにより、補償可能になる。
【００３３】
本発明のＦｉｎ電界効果トランジスタ配置は、ＣＭＯＳの配列、すなわち、ｎ‐チャネルＦｉｎ電界効果トランジスタ、及びｐ‐チャネルＦｉｎ電界効果トランジスタを備えた配列のように配置してもよい。２つのタイプのトランジスタのフィンの高さを調節することにより、電流駆動特性及びその他のトランジスタ特性を互いに同等にすることが可能になる。このために、ｐ導電型のＦｉｎ電界効果トランジスタの高さは、通常、ｎ‐Ｆｉｎ電界効果トランジスタの高さよりも高くなるように、選択される。
【００３４】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さ、および、上記第２のＦｉｎ電界効果トランジスタのフィンの高さは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている。このようにして得られる集積回路は、品質及び再生特性が良くなる。
【００３５】
上記基板は、ＳＯＩ（絶縁膜上に成長したシリコン）基板であってもよい。この場合、フィンは、このようなＳＯＩ基板の上部シリコン層に形成されていてもよい。この場合、フィンの高さは、ＳＯＩ基板（特にＳＯＩ基板の上部シリコン層）の厚さにより決定されるので、上部シリコン層の厚さが異なるＳＯＩ基板が好都合である。
【００３６】
好ましくは、上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、少なくとも部分的に、ＳＯＩ基板の上部シリコン層上またはその内部に形成されている。
【００３７】
本発明のＦｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分けられていてもよい。結果として、トランジスタの電流駆動特性は、２つの寸法を組み合わせることで（すなわち、異なるフィンに高さを設定し、フィンを複数の半導体部分フィンの配列とすることにより）、設定可能になる。フィンを、複数の部分フィンとすることは、〔２〕の記載により実現できる。複数の半導体部分フィンは、Ｆｉｎ電界効果トランジスタの２つの共通するソース／ドレイン電極間に備えられ、互いに略平行になるように配列されていてもよい。その結果、部分フィン数間にて影響される用途（フィンが多く存在するほど、要求される領域が小さくなる）、及び部分フィンの高さ（高さが小さくなるほど、位相が小さくなる）に適した補償により、トランジスタを所望の電流駆動特性に設定することが可能になる。
【００３８】
この構成に係るＦｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと、上記第２のＦｉｎ電界効果トランジスタのフィンの高さと、上記第１のＦｉｎ電界効果トランジスタの部分的なフィンの数量と、上記第２のＦｉｎ電界効果トランジスタのフィンの数量とは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されていてもよい。換言すると、調節するパラメータとして、フィンの高さ及びフィンの数量を用いることにより、所望の電流駆動特性、またはその他のトランジスタ特性が設定される。好ましくは、Ｆｉｎ電界効果トランジスタ配置のうち少なくとも１つが、少なくとも２つの部分フィンを有している。
【００３９】
Ｆｉｎ電界効果トランジスタ配置を形成するための、本発明の方法を、以下に説明する。Ｆｉｎ電界効果トランジスタ配置の構成は、逆に、Ｆｉｎ電界効果トランジスタ配置を形成する方法にも適用する。
【００４０】
特に、Ｆｉｎ電界効果トランジスタにおける高さが異なったフィンを実現することが可能な構成について、以下に説明する。
【００４１】
一構成によれば、電気的な絶縁層を、このために、上記基板および上記第２のＦｉｎ電界効果トランジスタのフィンの間に形成してもよい。上記電気的な絶縁層の厚さを、例えば、上記第２のＦｉｎ電界効果トランジスタのフィンと上記電気的な絶縁層とを合わせた高さが、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しくなるように、調整してもよい。これにより、第１及び第２のＦｉｎ電界効果トランジスタにおいてフィンの高さが異なることに起因する異なる位相を補償することが可能になる。これは、その後の工程に好都合である。
【００４２】
代替的に上記構成を説明すると、電気的な絶縁層を、上記第２のＦｉｎ電界効果トランジスタのフィン上に形成してもよい。この場合、第２のＦｉｎ電界効果トランジスタのフィンを、例えば基板上に直接形成してもよい。そして、電気的な絶縁層をその上に堆積してもよい。これにより、第１及び第２のＦｉｎ電界効果トランジスタにおける、高さが異なるフィンを補償するための、スペーサ、または高さ補償構造として電気的な絶縁層を用いることが可能になる。また、これにより、より均一な位相を有する層配列を得ることが可能になる。特に、記載された構成によれば、上記第２のＦｉｎ電界効果トランジスタのフィンと合わせた上記電気的な絶縁層が、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しい高さになるように、上記電気的な絶縁層の厚さを調整してもよい。
【００４３】
代替的な構成によれば、上記基板上に共通の半導体層を形成およびパターン化することにより、第１のＦｉｎ電界効果トランジスタのフィン、及び第２のＦｉｎ電界効果トランジスタのフィンを形成してもよい。それゆえ、第１のＦｉｎ電界効果トランジスタのフィンを形成する第１の連続する側方境界層が形成され、第２の連続する側方境界層が形成される。このとき、上記第２の連続する側方境界層の材料を除去することにより、上記第２のＦｉｎ電界効果トランジスタのフィンを形成してもよい。別の表現では、第２のＦｉｎ電界効果トランジスタのフィンを形成するために、第２の連続する側方境界層から半導体材料を除去する（例えば、第１のＦｉｎ電界効果トランジスタのフィンが、補助的な構造で被覆されることにより、エッチングに対し保護されている場合には、エッチングにより除去する）。これにより、第１のＦｉｎ電界効果トランジスタのフィンの高さに対し、第２のＦｉｎ電界効果トランジスタのフィンの高さを減少させる。
【００４４】
さらに代替的な方法によれば、第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを、平坦な基板における表面の半導体層から形成し、上記表面の半導体層の厚さを、第１のＦｉｎ電界効果トランジスタの領域において、上記第２のＦｉｎ電界効果トランジスタの領域における厚さよりも大きくする。〔１〕（特に〔１〕の図６）から知られている層列は、この目的のための初期の基板として用いられる。それゆえ、表面が階段状になった絶縁層が提供され、厚さが異なった半導体層が、階段状の表面に提供される。〔１〕に基づく（厚さがより大きい半導体層を有する）基板の半導体領域に、（より高いフィンを有する）第１のＦｉｎ電界効果トランジスタを形成するとともに、〔１〕の（厚さがより小さい半導体層を有する）基板の領域に、（より低いフィンを有する）第２のＦｉｎ電界効果トランジスタのフィンを形成することにより、表面の位相が小さくなったＦｉｎ電界効果トランジスタを製造することが可能になる。
【００４５】
ＳＯＩ（絶縁膜上に成長したシリコン）基板を、上記基板として用いてもよい。特に、ＳＯＩ基板は、電荷担体が、部分的または完全に無くなっているもの、及び／または薄膜ＳＯＩ基板であってもよい。
【００４６】
第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンを、少なくとも部分的に、上記ＳＯＩ基板の上部シリコン層から形成してもよい。
【００４７】
ドーピング物質を、第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンに取り込んでもよい。各Ｆｉｎ電界効果トランジスタにおいて、ドーピング物質は、ｐ導電型（例えば、ヒ素、リン）のドーピング物質であっても、ｎ導電型（例えば、アルミニウム、ホウ素）のドーピング物質であってもよい。その結果、トランジスタ特性が互いに調節可能になった、ｐ‐チャネルトランジスタ及びｎ‐チャネルトランジスタの両方を含むＣＭＯＳ配列または他の回路配列を形成することが可能になる。
【００４８】
上記ドーピング物質を、プラズマイオン注入法、高速気相ドーピング法、または、固相拡散法を用いて取り込んでもよい。これらの方法は、特にフィン（特に高さが大きいフィン）をドープするドープ方法に適している。
【００４９】
本発明の実施例は、図面に示されており、以下にさらに詳細に説明する。
図１Ａ及び図１Ｂは、従来技術における、ｎ−ＭＯＳトランジスタ及びｐ−ＭＯＳトランジスタを示す平面図である。
図１Ｃ及び図１Ｄは、複数の部分的なフィンを備えた場合における、従来技術に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
図２Ａ及び図２Ｂは、本発明の一実施形態に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
図３は、本発明の一実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
図４は、本発明の他の実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
図５は、本発明のさらに他の実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
【００５０】
それぞれの図面において、同一または類似の構成部材には、同一の参照番号を付している。
【００５１】
それぞれの図面に示す構成は、概略を示すものであり、一定の比率で拡大したものではない。
【００５２】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の詳細について、図２Ａ及び図２Ｂを用いて以下に説明する。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、Ｆｉｎ電界効果トランジスタ配置、及び共通基板に形成される。
【００５３】
上記Ｆｉｎ電界効果トランジスタ配置は、図２Ａ及び図２Ｂに示すように、シリコン基板２２０を有する、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０を含んでいる。シリコン基板２２０上には、シリコン酸化物層２２１が形成されている。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、図２Ａ及び図２Ｂに別々に示されており、共通基板２２０にモノリシックに形成される。
【００５４】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００は、高さｈ１を有するシリコンフィンを含んでいる。第１のソース／ドレイン領域２０１及び第２のソース／ドレイン領域２０２は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００のシリコンフィンに形成される。チャネル領域２０３は、第１のソース／ドレイン領域２０１及び第２のソース／ドレイン領域２０２の間に形成されている。上記チャネル領域の導電率は、上記シリコンフィン上に形成されるゲート領域２０４によって制御されている。ゲート絶縁層（図示せず）は、ゲート領域２０４とシリコンフィンとの間に配置される。
【００５５】
ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、図２に示すように、高さｈ２を有するシリコンフィンを含んでいる。第１のソース／ドレイン領域２１１及び第２のソース／ドレイン領域２１２は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０のシリコンフィンに、シリコンフィンの埋込領域に形成される。チャネル領域２１３は、第１のソース／ドレイン領域２１１及び第２のソース／ドレイン領域２１２の間に形成されている。チャネル領域２１３の導電率は、ゲート領域２１４に印加される電気信号によって制御されている。ゲート領域２１４は、ゲート絶縁層（図示せず）により、チャネル領域から電気的に絶縁されている。
【００５６】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００のシリコンフィンの高さは、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の高さよりも低い構成である（ｈ１＜ｈ２）。これにより、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の電流駆動特性は等しくなる。図１Ａ及び図１Ｂに示す従来の構成とは対照的に、図２Ａ及び図２Ｂにおける、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の電流駆動特性の適合により、両トランジスタ２００，２１０の必要なスペースは増加しない。これは、構成部材（すなわち、上記シリコンフィン）の大きさが、基板面に垂直な方向においてのみ異なっているためである。これにより、必要となる配置領域の最適化は、図２Ａ及び図２Ｂに示す本発明におけるＣＭＯＳ型Ｆｉｎ電界効果トランジスタ配置の場合に達成される。
【００５７】
本発明の一実施の形態におけるＦｉｎ電界効果トランジスタ配置３００の詳細について、図３を用いて以下に説明する。
【００５８】
Ｆｉｎ電界効果トランジスタ配置３００は、シリコン基板３０１に形成される。シリコン基板３０１上には、シリコン酸化物層３０２が形成される。高さｈ１を有する第１のシリコンフィンは、Ｆｉｎ電界効果トランジスタ配置３００の第１の表面領域上、すなわちｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５に形成される。上記高さｈ１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６における第２のシリコンフィン３０４の高さｈ２よりも低くなっている。Ｆｉｎ電界効果トランジスタ配置３００は、ＳＯＩ（絶縁膜上に成長したシリコン）基板上及びＳＯＩ基板中に形成される。なお、Ｆｉｎ電界効果トランジスタ配置３００におけるＦｉｎ電界効果トランジスタの、上記ゲート領域と上記ゲート絶縁層と上記ソース／ドレイン領域とは、図３には示されていない。
【００５９】
Ｆｉｎ電界効果トランジスタ配置３００は、上記ＳＯＩ基板をリソグラフィ法及びエッチング法にかけることにより形成される。これにより、第１の連続する側方境界層及び第２の連続する側方境界層が、ＳＯＩ基板の上部シリコン層から形成される。つまり、シリコン層は、シリコン酸化物層３０２上に配置される。第１の連続する側方境界層は、第２のシリコンフィン３０４を形成する。異なる高さ（ｈ１＜ｈ２）を有するシリコンフィン３０３，３０４を達成するために、後の工程において、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６は、フォトレジスト材料に覆われるため、第２のシリコンフィン３０４からシリコン材料が剥離することを防ぐことができる。その後、第２の連続する側方境界層は、エッチング法が施される。そのため、第２の連続する側方境界層は、第１のシリコンフィン３０３の高さｈ１が、第２のシリコンフィン３０４の高さｈ２よりも低くなるように、エッチバックされる。換言すると、高さの低いシリコンは、シリコンをエッチバックすることにより達成される。
【００６０】
本発明の他の実施の形態におけるＦｉｎ電界効果トランジスタ配置４００の詳細について、図４を用いて以下に説明する。
【００６１】
Ｆｉｎ電界効果トランジスタ配置４００は、図４に示すように、図３に示すＦｉｎ電界効果トランジスタ配置３００の構成とは異なっており、シリコン酸化物構造４０１が、追加的に第１のシリコンフィン上に備えられている。窒化珪素から生成される追加のシリコン酸化物構造４０１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６において達成される同一の効果すなわち同一の表面構造が、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５において達成されるという効果を有する。これは、後のリソグラフィ及び平坦化の工程において有利となる。
【００６２】
本発明のさらに他の実施の形態におけるＦｉｎ電界効果トランジスタ配置５００の詳細について、図５を用いて以下に説明する。
【００６３】
Ｆｉｎ電界効果トランジスタ配置５００は、図５に示すように、図３及び図４に示すＦｉｎ電界効果トランジスタ配置３００，４００の構成とは異なっている。Ｆｉｎ電界効果トランジスタ配置５００は、例えば〔１〕の図６に示すように、基板から突出して形成されている。〔１〕には、キャリア層と、キャリア層上に異なる表面領域を有する階段状の表面を備える絶縁体層と、絶縁体層の階段状の表面上に形成される半導体層とを有する基板が記載されている。半導体層は、異なる表面領域において、厚さが異なっている。これにより、平面領域を有する基板が形成される。Ｆｉｎ電界効果トランジスタ配置５００においては、シリコン基板３０１はキャリア層として機能する。上記階段状の表面は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５において提供されるシリコン酸化物構造により形成される。シリコン酸化物層３０２及び追加のシリコン酸化物層５０１から形成される上記シリコン酸化物構造は、上記階段状の表面上に形成される。追加のシリコン酸化物層５０１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６においては備えられていない。そのため、このシリコン酸化物層は、この領域において単にシリコン酸化物層３０２により形成される。〔１〕の図６に示す基板は、平坦面の区切りとなる半導体層を含んでいる。この半導体層は、図５において、第１のシリコンフィン３０３及び第２のシリコンフィン３０４の形でのみ認識される。〔１〕の図６に基づいて、リソグラフィ法及びエッチング法を利用することにより、基板における異なる領域において厚さが異なる、半導体層の厚さは、第１のシリコンフィン３０３及び第２のシリコンフィン３０４が形成されるような方法でパターン化される。第１のシリコンフィン３０３及び第２のシリコンフィン３０４は、それぞれの高さはｈ１＜ｈ２と異なるが、上端部が同じ高さになるように配置される。
【００６４】
これにより、Ｆｉｎ電界効果トランジスタ配置５００は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタが実質的に同じ高さを有する構成として提供される。
【００６５】
以下の出版物が、この明細書で参照される。
〔１〕ＷＯ ０３／０８８３１０ Ａ２；
〔２〕Ａｎｉｌ，ＫＧ ｅｔ ａｌ．（２００３）“ｌａｙｏｕｔ Ｄｅｎｓｉｔｙ Ａｎａｌｙｓｉｓ ｏｆ ＦｉｎＦＥＴｓ”，ＥＳＳＤＥＲＣ ２００３，１６．−１８．０９．２００３ Ｅｓｔｏｒｉｌ Ｐｏｒｔｕｇａｌ；
〔３〕ＵＳ ６，４１３，８０２ Ｂ１；
〔４〕ＵＳ ２００４／００２３５０６ Ａ１；
〔５〕ＵＳ ４，９９６，５７４．
【図面の簡単な説明】
【００６６】
【図１Ａ】従来技術における、ｎ−ＭＯＳトランジスタを示す平面図である。
【図１Ｂ】従来技術における、ｐ−ＭＯＳトランジスタを示す平面図である。
【図１Ｃ】複数の部分的なフィンを備えた場合における、従来技術に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
【図１Ｄ】複数の部分的なフィンを備えた場合における、従来技術に基づくｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
【図２Ａ】本発明の一実施形態に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
【図２Ｂ】本発明の一実施形態に基づくｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
【図３】本発明の一実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【図４】本発明の他の実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【図５】本発明のさらに他の実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【符号の説明】
【００６７】
１００ ｎ−ＭＯＳ電界効果トランジスタ
１０１ 第１のソース／ドレイン領域
１０２ 第２のソース／ドレイン領域
１０３ チャネル領域
１０４ ゲート領域
１１０ ｐ−ＭＯＳ電界効果トランジスタ
１１１ 第１のソース／ドレイン領域
１１２ 第２のソース／ドレイン領域
１１３ チャネル領域
１１４ ゲート領域
１２０ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
１２１ 第１のソース／ドレイン領域
１２２ 第２のソース／ドレイン領域
１２３ チャネル領域
１２４ ゲート領域
１２５ 第１のシリコン部分フィン
１２６ 第１のシリコン部分フィン
１３０ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
１３１ 第１のソース／ドレイン領域
１３２ 第２のソース／ドレイン領域
１３３ チャネル領域
１３４ ゲート領域
１３５ シリコン部分フィン
２００ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
２０１ 第１のソース／ドレイン領域
２０２ 第２のソース／ドレイン領域
２０３ チャネル領域
２０４ ゲート領域
２１０ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
２１１ 第１のソース／ドレイン領域
２１２ 第２のソース／ドレイン領域
２１３ チャネル領域
２１４ ゲート領域
２２０ シリコン基板
２２１ シリコン酸化物層
３００ Ｆｉｎ電界効果トランジスタ配置
３０１ シリコン基板
３０２ シリコン酸化物層
３０３ 第１のシリコンフィン
３０４ 第２のシリコンフィン
３０５ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域
３０６ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域
４００ Ｆｉｎ電界効果トランジスタ配置
４０１ シリコン酸化物構造
５００ Ｆｉｎ電界効果トランジスタ配置
５０１ 追加のシリコン酸化物層
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法に関するものである。
【０００２】
〔背景技術〕
ＣＭＯＳの技術では、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する回路が基板上に集積して形成されている。導電型が異なるこれら電界効果トランジスタの外形寸法が等しい場合、ＣＭＯＳ回路のｎチャネルトランジスタと、ＣＭＯＳ回路のｐチャネルトランジスタとでは、電流の動作特性が異なる。
【０００３】
ｎ−ＭＯＳトランジスタ及びｐ−ＭＯＳトランジスタを有するＣＭＯＳにおける回路の構成部品を集積する場合、導電型が異なる両トランジスタにおける電流の動作特性の違いは、従来技術のように、ｎ−ＭＯＳトランジスタよりも幅の広い異なるトランジスタを有するｐ−ＭＯＳトランジスタを備えることによって補償される。多くの場合、ｎチャネルトランジスタよりも例えば２倍から３倍、幅の広いｐチャネルトランジスタが備えられる。
【０００４】
しかしながら、ＣＭＯＳ回路におけるｐチャネルトランジスタの幅を広げると、シリコンチップ上にＣＭＯＳ回路を形成するために必要となる領域が増大するという問題が生じる。そして、高価なシリコン領域が失われるため、半導体技術においてコストの面で圧迫することになる。
【０００５】
ここで、従来技術について、図１Ａ及び図１Ｂを用いて以下に説明する。図１Ａ及び図１Ｂには、ＣＭＯＳ回路におけるｎ−ＭＯＳ電界効果トランジスタ１００及びｐ−ＭＯＳ電界効果トランジスタ１１０がそれぞれ示されている。
【０００６】
図１Ａに示すように、ｎ−ＭＯＳ電界効果トランジスタ１００は、第１のソース／ドレイン領域１０１及び第２のソース／ドレイン領域１０２を含む。これら第１のソース／ドレイン領域１０１及び第２のソース／ドレイン領域１０２の間には、チャネル領域１０３が形成されている。チャネル領域１０３の導電率は、ゲート領域１０４に印加される電圧によって制御されている。ｎ−ＭＯＳ電界効果トランジスタ１００のトランジスタ幅は、図１Ａにおいて、ｄ１で示されている。
【０００７】
図１Ｂに示すｐ−ＭＯＳ電界効果トランジスタ１１０は、ｎ−ＭＯＳ電界効果トランジスタ１００と同一の電流動作特性を有している。ｐ−ＭＯＳ電界効果トランジスタ１１０は、同様に、第１のソース／ドレイン領域１１１及び第２のソース／ドレイン領域１１２を含み、これら第１の及び第２のソース／ドレイン領域１１１，１１２の間には、チャネル領域１１３が形成されている。チャネル領域１１３の導電率は、ゲート領域１１４に印加される電気信号によって制御されている。
【０００８】
図１Ｂに示すように、ｐ−ＭＯＳ電界効果トランジスタ１１０のトランジスタ幅ｄ2は、ｎ−ＭＯＳ電界効果トランジスタ１００トランジスタ幅ｄ１よりもかなり大きい。
【０００９】
これら異なるトランジスタ幅ｄ１及びｄ2は、ｎ−ＭＯＳ電界効果トランジスタ１００及びｐ−ＭＯＳ電界効果トランジスタ１１０を集積するＣＭＯＳの配置において、それぞれのトランジスタで得られる電流動作特性が同一となるために必要となるものである。結果として、ｐ−ＭＯＳ電界効果トランジスタ１１０は、両トランジスタ１００，１１０において同一の電流動作特性を得るために、ｎ−ＭＯＳ電界効果トランジスタ１００の領域の約３倍の領域が必要となる。これにより、シリコンチップ上における両トランジスタ１００，１１０を形成するために必要となる領域が増大してしまうという問題が生じる。
【００１０】
連続して延びるチャネル領域の導電率を正確に制御できる、集積される構成部品及びトランジスタの小型化がますます要求されており、従来の電界効果トランジスタに代わるものが、現在の調査及び開発のテーマとなっている。このような、電界効果トランジスタの新しいタイプの１つとして、いわゆるＦｉｎ電界効果トランジスタ（ＦｉｎＦＥＴ）がある。Ｆｉｎ電界効果トランジスタの場合、薄いフィン、すなわち５０ｎｍより小さい幅の薄い半導体のフィンにおいて、２つの端部がソース／ドレイン領域として形成され、このソース／ドレイン領域の間にチャネル領域が形成されている。このチャネル領域は、ゲート絶縁層により覆われている。デート電極は、ゲート絶縁層上すなわちフィン上に形成され、フィンの導電率の横移動が可能となる。
【００１１】
しかしながら、Ｆｉｎ電界効果トランジスタにおいても、ｐ−Ｆｉｎ電界効果トランジスタは、同一の形状であるｎ−Ｆｉｎ電界効果トランジスタの電流駆動特性またはトランジスタの性質とは異なる性質を有しているという問題が生じる。
【００１２】
〔２〕には、Ｆｉｎ電界効果トランジスタの配置について開示されている。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタのフィン及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分かれている。２つのトランジスタの電流駆動特性は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタにおける、異なる複数の部分的なフィンの効力によって調整可能となっている。しかしながら、この構成は、フィンを複数の部分的なフィンに分けることにより、Ｆｉｎ電界効果トランジスタの配置に必要なスペースが増大し、集積密度を増加させる努力を妨げるという問題点がある。
【００１３】
この詳細について、図１Ｃ及び図１Ｄを用いて以下に説明する。図１Ｃ及び図１Ｄには、従来技術に基づく、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０がそれぞれ示されている。この従来技術では、複数の部分的なフィンを異なる数量で備える場合であっても、両トランジスタにおいて同様の電流駆動特性が求められる。
【００１４】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０は、２つのシリコン部分フィン１２５，１２６を含んでいる。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０において互いに平行に配置される２つのシリコン部分フィン１２５，１２６の一方の端部には、第１のソース／ドレイン領域１２１が形成され、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１２０において互いに平行に配置される２つのシリコン部分フィン１２５，１２６の他方の端部には、第２のソース／ドレイン領域１２２が形成される。チャネル領域１２３は、第１のソース／ドレイン領域１２１及び第２のソース／ドレイン領域１２２の間に形成される。シリコン部分フィン１２５，１２６上に形成されるゲート領域１２４によって、上記チャネル領域の導電率を制御することができる。ゲート絶縁層（図示せず）は、ゲート領域１２４及び上記シリコン部分フィンの間に配置される。
【００１５】
ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０は、６つのシリコン部分フィン１３５を含んでいる。ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０において互いに平行に配置される６つのシリコン部分フィン１３５の一方の端部には、第１のソース／ドレイン領域１３１が形成され、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ１３０において互いに平行に配置される６つのシリコン部分フィン１３５の他方の端部には、第２のソース／ドレイン領域１３２が形成される。チャネル領域１３３は、第１のソース／ドレイン領域１３１及び第２のソース／ドレイン領域１３２の間に形成される。シリコン部分フィン１３５上に形成されるゲート領域１３４によって、上記チャネル領域の導電率を制御することができる。ゲート絶縁層（図示せず）は、ゲート領域１３４及び上記シリコン部分フィン１３５の間に配置される。
【００１６】
図１Ｃ及び図１Ｄから明らかなように、複数の部分フィンを有する電界効果トランジスタの必要領域は、より大きくなり、部分フィンの数量がより増加する。その結果、複数の部分フィンの構成により、上記必要領域はかなり増加することになる。
【００１７】
また、〔３〕には、Ｆｉｎ電界効果トランジスタが開示されている。この公報における一実施の形態によれば、上下に積層されると共に、誘電層により常に互いに絶縁されている複数の電界効果トランジスタが備えられている。また、この公報には、複数の電界効果トランジスタを積層するために、ｎ−ＭＯＳ電界効果トランジスタに幅、及びｎ−ＭＯＳ電界効果トランジスタの幅の比率が、半導体層の厚みに対応していることが開示されている。
【００１８】
〔４〕には、異なる厚さの層を有する２つの領域を備えるゲート酸化物層を形成する方法が開示されている。
【００１９】
〔５〕には、ＭＩＳ電界効果トランジスタが開示されている。このＭＩＳ電界効果トランジスタのチャネル領域は、チャネル領域において形成される空乏領域の最大の伝搬の２倍よりも非常に小さくなっている。
【００２０】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、異なるＦｉｎ電界効果トランジスタにおける互いの電流駆動特性を、領域の消費を抑制すると共に等しくするＦｉｎ電界効果トランジスタ配置を提供することにある。
【００２１】
上記問題点は、独立請求項における特徴点を備える、Ｆｉｎ電界効果トランジスタ及びＦｉｎ電界効果トランジスタ配置方法により解決される。
【００２２】
本発明におけるＦｉｎ電界効果トランジスタ配置は、基板と、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板に形成される、第１のＦｉｎ電界効果トランジスタとを含む。さらに、上記Ｆｉｎ電界効果トランジスタ配置は、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板に形成される、第２のＦｉｎ電界効果トランジスタを含み、上記第２のＦｉｎ電界効果トランジスタは、例えば、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置されている。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高い。
【００２３】
本発明のＦｉｎ電界効果トランジスタ配置を形成する方法では、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する第１のＦｉｎ電界効果トランジスタを、上記基板上および／または上記基板中に形成し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する第２のＦｉｎ電界効果トランジスタを、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置して、上記基板上および／または上記基板中に形成し、上記第１のＦｉｎ電界効果トランジスタのフィンの高さが、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなるように備える。
【００２４】
本発明の基本的な思想は、Ｆｉｎ電界効果トランジスタにおいて、フィンの側壁で電流が流れるということ、及び異なるＦｉｎ電界効果トランジスタにおける、異なる電流駆動特性、または通常異なるトランジスタ特性が、Ｆｉｎ電界効果トランジスタ配置の異なるＦｉｎ電界効果トランジスタのフィンの高さを調節することにより補償されるということを認識し利用することで理解できる。別の方法で表現すると、フィンの高さは、少ない製造技術的な費用でＦｉｎ電界効果トランジスタの電気的特性を設定する、あるいは、他方のＦｉｎ電界効果トランジスタの電気的特性と同等にするのに、製造技術上利用しやすいパラメータとして用いることが可能である。
【００２５】
フィンは、半導体材料から（例えばシリコンから）形成されていることが好ましいが、金属材料から形成されていてもよい。
【００２６】
従来技術では、ＣＭＯＳ回路のトランジスタの電流駆動特性は、トランジスタの幅を設定する、または単にＦｉｎ電界効果トランジスタにおけるフィンの数を設定することにより、調節される。これに対し、本発明の電界効果トランジスタの配列では、フィンの高さを調節することにより電流駆動特性を設定しているので、チップ領域が増大しない。その理由は、チップ領域は、基板の表面ではなく、チップ表面に対し垂直方向の寸法のみに影響して、増大するからである。それゆえ、本発明のＦｉｎ電界効果トランジスタ配置は、連続したスケーリングに適している。また、本発明により、トランジスタ当たりのフィンの数を増大させることにより、ｐチャネルＦｉｎ電界効果トランジスタの電流駆動特性を増大させる必要が無くなる。その代わりに、必要なチップ表面領域を増大させる。
【００２７】
本発明では、Ｆｉｎ電界効果トランジスタ配置における異なるＦｉｎ電界効果トランジスタのフィンの高さは、トランジスタ特性（閾値電圧、電流駆動特性等）を調節し、所望の用途に必要な条件に適合するためのパラメータとして用いられる。
【００２８】
特に、ＣＭＯＳ Ｆｉｎ電界効果トランジスタ配置では、ｎチャネルＦｉｎ電界効果トランジスタとｐチャネルＦｉｎ電界効果トランジスタとで、フィンの高さが異なるように設定することが可能になる。その結果、両タイプのトランジスタの、電流駆動特性が同一になる。よって、フィンの高さを設定することにより、ｎ‐チャネルＦｉｎ電界効果トランジスタで形成可能なものと同一の電流駆動特性が、ｐ‐チャネルＦｉｎ電界効果トランジスタで形成可能になる。
【００２９】
本発明の好ましい発展形態は、従属項からわかる。
【００３０】
Ｆｉｎ電界効果トランジスタ配置において、上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型（例えば、ヒ素、リン）のドーピング物質を有し、かつ、上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型（例えば、アルミニウム、ホウ素）のドーピング物質を有するか、または、実質的にドーピング物質がなくてもよい（もしくは、極少量の内在物質を有していてもよい）。それゆえ、Ｆｉｎ電界効果トランジスタ配置の両Ｆｉｎ電界効果トランジスタのチャネル領域がドープされている必要がない。むしろ、チャネル領域の一方がドープされ、他方が、反対の導電型のドーピング原子でドープされているか、ドープされていない場合に、本発明の有利な効果を実現することが可能になる。
【００３１】
それゆえ、Ｆｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有するか、または、実質的にドーピング物質がなく、かつ、上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有していてもよい。
【００３２】
より一般的に表現すれば、上記２つのＦｉｎ電界効果トランジスタは、異なる導電型を有していてもよい。この場合、結果として生じる異なるトランジスタ特性（主に電流駆動特性）は、異なるフィンの高さに設定することにより、補償可能になる。
【００３３】
本発明のＦｉｎ電界効果トランジスタ配置は、ＣＭＯＳの配列、すなわち、ｎ‐チャネルＦｉｎ電界効果トランジスタ、及びｐ‐チャネルＦｉｎ電界効果トランジスタを備えた配列のように配置してもよい。２つのタイプのトランジスタのフィンの高さを調節することにより、電流駆動特性及びその他のトランジスタ特性を互いに同等にすることが可能になる。このために、ｐ導電型のＦｉｎ電界効果トランジスタの高さは、通常、ｎ‐Ｆｉｎ電界効果トランジスタの高さよりも高くなるように、選択される。
【００３４】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さ、および、上記第２のＦｉｎ電界効果トランジスタのフィンの高さは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている。このようにして得られる集積回路は、品質及び再生特性が良くなる。
【００３５】
上記基板は、ＳＯＩ（絶縁膜上に成長したシリコン）基板であってもよい。この場合、フィンは、このようなＳＯＩ基板の上部シリコン層に形成されていてもよい。この場合、フィンの高さは、ＳＯＩ基板（特にＳＯＩ基板の上部シリコン層）の厚さにより決定されるので、上部シリコン層の厚さが異なるＳＯＩ基板が好都合である。
【００３６】
好ましくは、上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、少なくとも部分的に、ＳＯＩ基板の上部シリコン層上またはその内部に形成されている。
【００３７】
本発明のＦｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分けられていてもよい。結果として、トランジスタの電流駆動特性は、２つの寸法を組み合わせることで（すなわち、異なるフィンに高さを設定し、フィンを複数の半導体部分フィンの配列とすることにより）、設定可能になる。フィンを、複数の部分フィンとすることは、〔２〕の記載により実現できる。複数の半導体部分フィンは、Ｆｉｎ電界効果トランジスタの２つの共通するソース／ドレイン電極間に備えられ、互いに略平行になるように配列されていてもよい。その結果、部分フィン数間にて影響される用途（フィンが多く存在するほど、要求される領域が小さくなる）、及び部分フィンの高さ（高さが小さくなるほど、位相が小さくなる）に適した補償により、トランジスタを所望の電流駆動特性に設定することが可能になる。
【００３８】
この構成に係るＦｉｎ電界効果トランジスタ配置では、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと、上記第２のＦｉｎ電界効果トランジスタのフィンの高さと、上記第１のＦｉｎ電界効果トランジスタの部分的なフィンの数量と、上記第２のＦｉｎ電界効果トランジスタのフィンの数量とは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されていてもよい。換言すると、調節するパラメータとして、フィンの高さ及びフィンの数量を用いることにより、所望の電流駆動特性、またはその他のトランジスタ特性が設定される。好ましくは、Ｆｉｎ電界効果トランジスタ配置のうち少なくとも１つが、少なくとも２つの部分フィンを有している。
【００３９】
Ｆｉｎ電界効果トランジスタ配置を形成するための、本発明の方法を、以下に説明する。Ｆｉｎ電界効果トランジスタ配置の構成は、逆に、Ｆｉｎ電界効果トランジスタ配置を形成する方法にも適用する。
【００４０】
特に、Ｆｉｎ電界効果トランジスタにおける高さが異なったフィンを実現することが可能な構成について、以下に説明する。
【００４１】
一構成によれば、電気的な絶縁層を、このために、上記基板および上記第２のＦｉｎ電界効果トランジスタのフィンの間に形成してもよい。上記電気的な絶縁層の厚さを、例えば、上記第２のＦｉｎ電界効果トランジスタのフィンと上記電気的な絶縁層とを合わせた高さが、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しくなるように、調整してもよい。これにより、第１及び第２のＦｉｎ電界効果トランジスタにおいてフィンの高さが異なることに起因する異なる位相を補償することが可能になる。これは、その後の工程に好都合である。
【００４２】
代替的に上記構成を説明すると、電気的な絶縁層を、上記第２のＦｉｎ電界効果トランジスタのフィン上に形成してもよい。この場合、第２のＦｉｎ電界効果トランジスタのフィンを、例えば基板上に直接形成してもよい。そして、電気的な絶縁層をその上に堆積してもよい。これにより、第１及び第２のＦｉｎ電界効果トランジスタにおける、高さが異なるフィンを補償するための、スペーサ、または高さ補償構造として電気的な絶縁層を用いることが可能になる。また、これにより、より均一な位相を有する層配列を得ることが可能になる。特に、記載された構成によれば、上記第２のＦｉｎ電界効果トランジスタのフィンと合わせた上記電気的な絶縁層が、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しい高さになるように、上記電気的な絶縁層の厚さを調整してもよい。
【００４３】
代替的な構成によれば、上記基板上に共通の半導体層を形成およびパターン化することにより、第１のＦｉｎ電界効果トランジスタのフィン、及び第２のＦｉｎ電界効果トランジスタのフィンを形成してもよい。それゆえ、第１のＦｉｎ電界効果トランジスタのフィンを形成する第１の連続する側方境界層が形成され、第２の連続する側方境界層が形成される。このとき、上記第２の連続する側方境界層の材料を除去することにより、上記第２のＦｉｎ電界効果トランジスタのフィンを形成してもよい。別の表現では、第２のＦｉｎ電界効果トランジスタのフィンを形成するために、第２の連続する側方境界層から半導体材料を除去する（例えば、第１のＦｉｎ電界効果トランジスタのフィンが、補助的な構造で被覆されることにより、エッチングに対し保護されている場合には、エッチングにより除去する）。これにより、第１のＦｉｎ電界効果トランジスタのフィンの高さに対し、第２のＦｉｎ電界効果トランジスタのフィンの高さを減少させる。
【００４４】
さらに代替的な方法によれば、第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを、平坦な基板における表面の半導体層から形成し、上記表面の半導体層の厚さを、第１のＦｉｎ電界効果トランジスタの領域において、上記第２のＦｉｎ電界効果トランジスタの領域における厚さよりも大きくする。〔１〕（特に〔１〕の図６）から知られている層列は、この目的のための初期の基板として用いられる。それゆえ、表面が階段状になった絶縁層が提供され、厚さが異なった半導体層が、階段状の表面に提供される。〔１〕に基づく（厚さがより大きい半導体層を有する）基板の半導体領域に、（より高いフィンを有する）第１のＦｉｎ電界効果トランジスタを形成するとともに、〔１〕の（厚さがより小さい半導体層を有する）基板の領域に、（より低いフィンを有する）第２のＦｉｎ電界効果トランジスタのフィンを形成することにより、表面の位相が小さくなったＦｉｎ電界効果トランジスタを製造することが可能になる。
【００４５】
ＳＯＩ（絶縁膜上に成長したシリコン）基板を、上記基板として用いてもよい。特に、ＳＯＩ基板は、電荷担体が、部分的または完全に無くなっているもの、及び／または薄膜ＳＯＩ基板であってもよい。
【００４６】
第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンを、少なくとも部分的に、上記ＳＯＩ基板の上部シリコン層から形成してもよい。
【００４７】
ドーピング物質を、第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンに取り込んでもよい。各Ｆｉｎ電界効果トランジスタにおいて、ドーピング物質は、ｐ導電型（例えば、ヒ素、リン）のドーピング物質であっても、ｎ導電型（例えば、アルミニウム、ホウ素）のドーピング物質であってもよい。その結果、トランジスタ特性が互いに調節可能になった、ｐ‐チャネルトランジスタ及びｎ‐チャネルトランジスタの両方を含むＣＭＯＳ配列または他の回路配列を形成することが可能になる。
【００４８】
上記ドーピング物質を、プラズマイオン注入法、高速気相ドーピング法、または、固相拡散法を用いて取り込んでもよい。これらの方法は、特にフィン（特に高さが大きいフィン）をドープするドープ方法に適している。
【００４９】
本発明の実施例は、図面に示されており、以下にさらに詳細に説明する。
図１Ａ及び図１Ｂは、従来技術における、ｎ−ＭＯＳトランジスタ及びｐ−ＭＯＳトランジスタを示す平面図である。
図１Ｃ及び図１Ｄは、複数の部分的なフィンを備えた場合における、従来技術に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
図２Ａ及び図２Ｂは、本発明の一実施形態に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
図３は、本発明の一実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
図４は、本発明の他の実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
図５は、本発明のさらに他の実施形態に基づくＦｉｎ電界効果トランジスタ配置を示す断面図である。
【００５０】
それぞれの図面において、同一または類似の構成部材には、同一の参照番号を付している。
【００５１】
それぞれの図面に示す構成は、概略を示すものであり、一定の比率で拡大したものではない。
【００５２】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の詳細について、図２Ａ及び図２Ｂを用いて以下に説明する。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、Ｆｉｎ電界効果トランジスタ配置、及び共通基板に形成される。
【００５３】
上記Ｆｉｎ電界効果トランジスタ配置は、図２Ａ及び図２Ｂに示すように、シリコン基板２２０を有する、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０を含んでいる。シリコン基板２２０上には、シリコン酸化物層２２１が形成されている。ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、図２Ａ及び図２Ｂに別々に示されており、共通基板２２０にモノリシックに形成される。
【００５４】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００は、高さｈ１を有するシリコンフィンを含んでいる。第１のソース／ドレイン領域２０１及び第２のソース／ドレイン領域２０２は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００のシリコンフィンに形成される。チャネル領域２０３は、第１のソース／ドレイン領域２０１及び第２のソース／ドレイン領域２０２の間に形成されている。上記チャネル領域の導電率は、上記シリコンフィン上に形成されるゲート領域２０４によって制御されている。ゲート絶縁層（図示せず）は、ゲート領域２０４とシリコンフィンとの間に配置される。
【００５５】
ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０は、図２に示すように、高さｈ２を有するシリコンフィンを含んでいる。第１のソース／ドレイン領域２１１及び第２のソース／ドレイン領域２１２は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０のシリコンフィンに、シリコンフィンの埋込領域に形成される。チャネル領域２１３は、第１のソース／ドレイン領域２１１及び第２のソース／ドレイン領域２１２の間に形成されている。チャネル領域２１３の導電率は、ゲート領域２１４に印加される電気信号によって制御されている。ゲート領域２１４は、ゲート絶縁層（図示せず）により、チャネル領域から電気的に絶縁されている。
【００５６】
ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００のシリコンフィンの高さは、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の高さよりも低い構成である（ｈ１＜ｈ２）。これにより、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の電流駆動特性は等しくなる。図１Ａ及び図１Ｂに示す従来の構成とは対照的に、図２Ａ及び図２Ｂにおける、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２００及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ２１０の電流駆動特性の適合により、両トランジスタ２００，２１０の必要なスペースは増加しない。これは、構成部材（すなわち、上記シリコンフィン）の大きさが、基板面に垂直な方向においてのみ異なっているためである。これにより、必要となる配置領域の最適化は、図２Ａ及び図２Ｂに示す本発明におけるＣＭＯＳ型Ｆｉｎ電界効果トランジスタ配置の場合に達成される。
【００５７】
本発明の一実施の形態におけるＦｉｎ電界効果トランジスタ配置３００の詳細について、図３を用いて以下に説明する。
【００５８】
Ｆｉｎ電界効果トランジスタ配置３００は、シリコン基板３０１に形成される。シリコン基板３０１上には、シリコン酸化物層３０２が形成される。高さｈ１を有する第１のシリコンフィンは、Ｆｉｎ電界効果トランジスタ配置３００の第１の表面領域上、すなわちｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５に形成される。上記高さｈ１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６における第２のシリコンフィン３０４の高さｈ２よりも低くなっている。Ｆｉｎ電界効果トランジスタ配置３００は、ＳＯＩ（絶縁膜上に成長したシリコン）基板上及びＳＯＩ基板中に形成される。なお、Ｆｉｎ電界効果トランジスタ配置３００におけるＦｉｎ電界効果トランジスタの、上記ゲート領域と上記ゲート絶縁層と上記ソース／ドレイン領域とは、図３には示されていない。
【００５９】
Ｆｉｎ電界効果トランジスタ配置３００は、上記ＳＯＩ基板をリソグラフィ法及びエッチング法にかけることにより形成される。これにより、第１の連続する側方境界層及び第２の連続する側方境界層が、ＳＯＩ基板の上部シリコン層から形成される。つまり、シリコン層は、シリコン酸化物層３０２上に配置される。第１の連続する側方境界層は、第２のシリコンフィン３０４を形成する。異なる高さ（ｈ１＜ｈ２）を有するシリコンフィン３０３，３０４を達成するために、後の工程において、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６は、フォトレジスト材料に覆われるため、第２のシリコンフィン３０４からシリコン材料が剥離することを防ぐことができる。その後、第２の連続する側方境界層は、エッチング法が施される。そのため、第２の連続する側方境界層は、第１のシリコンフィン３０３の高さｈ１が、第２のシリコンフィン３０４の高さｈ２よりも低くなるように、エッチバックされる。換言すると、高さの低いシリコンは、シリコンをエッチバックすることにより達成される。
【００６０】
本発明の他の実施の形態におけるＦｉｎ電界効果トランジスタ配置４００の詳細について、図４を用いて以下に説明する。
【００６１】
Ｆｉｎ電界効果トランジスタ配置４００は、図４に示すように、図３に示すＦｉｎ電界効果トランジスタ配置３００の構成とは異なっており、シリコン酸化物構造４０１が、追加的に第１のシリコンフィン上に備えられている。窒化珪素から生成される追加のシリコン酸化物構造４０１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６において達成される同一の効果すなわち同一の表面構造が、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５において達成されるという効果を有する。これは、後のリソグラフィ及び平坦化の工程において有利となる。
【００６２】
本発明のさらに他の実施の形態におけるＦｉｎ電界効果トランジスタ配置５００の詳細について、図５を用いて以下に説明する。
【００６３】
Ｆｉｎ電界効果トランジスタ配置５００は、図５に示すように、図３及び図４に示すＦｉｎ電界効果トランジスタ配置３００，４００の構成とは異なっている。Ｆｉｎ電界効果トランジスタ配置５００は、例えば〔１〕の図６に示すように、基板から突出して形成されている。〔１〕には、キャリア層と、キャリア層上に異なる表面領域を有する階段状の表面を備える絶縁体層と、絶縁体層の階段状の表面上に形成される半導体層とを有する基板が記載されている。半導体層は、異なる表面領域において、厚さが異なっている。これにより、平面領域を有する基板が形成される。Ｆｉｎ電界効果トランジスタ配置５００においては、シリコン基板３０１はキャリア層として機能する。上記階段状の表面は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０５において提供されるシリコン酸化物構造により形成される。シリコン酸化物層３０２及び追加のシリコン酸化物層５０１から形成される上記シリコン酸化物構造は、上記階段状の表面上に形成される。追加のシリコン酸化物層５０１は、ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域３０６においては備えられていない。そのため、このシリコン酸化物層は、この領域において単にシリコン酸化物層３０２により形成される。〔１〕の図６に示す基板は、平坦面の区切りとなる半導体層を含んでいる。この半導体層は、図５において、第１のシリコンフィン３０３及び第２のシリコンフィン３０４の形でのみ認識される。〔１〕の図６に基づいて、リソグラフィ法及びエッチング法を利用することにより、基板における異なる領域において厚さが異なる、半導体層の厚さは、第１のシリコンフィン３０３及び第２のシリコンフィン３０４が形成されるような方法でパターン化される。第１のシリコンフィン３０３及び第２のシリコンフィン３０４は、それぞれの高さはｈ１＜ｈ２と異なるが、上端部が同じ高さになるように配置される。
【００６４】
これにより、Ｆｉｎ電界効果トランジスタ配置５００は、ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ及びｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタが実質的に同じ高さを有する構成として提供される。
【００６５】
以下の出版物が、この明細書で参照される。
〔１〕ＷＯ ０３／０８８３１０ Ａ２；
〔２〕Ａｎｉｌ，ＫＧ ｅｔ ａｌ．（２００３）“ｌａｙｏｕｔ Ｄｅｎｓｉｔｙ Ａｎａｌｙｓｉｓ ｏｆ ＦｉｎＦＥＴｓ”，ＥＳＳＤＥＲＣ ２００３，１６．−１８．０９．２００３ Ｅｓｔｏｒｉｌ Ｐｏｒｔｕｇａｌ；
〔３〕ＵＳ ６，４１３，８０２ Ｂ１；
〔４〕ＵＳ ２００４／００２３５０６ Ａ１；
〔５〕ＵＳ ４，９９６，５７４．
【図面の簡単な説明】
【００６６】
【図１Ａ】従来技術における、ｎ−ＭＯＳトランジスタを示す平面図である。
【図１Ｂ】従来技術における、ｐ−ＭＯＳトランジスタを示す平面図である。
【図１Ｃ】複数の部分的なフィンを備えた場合における、従来技術に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
【図１Ｄ】複数の部分的なフィンを備えた場合における、従来技術に基づくｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す平面図である。
【図２Ａ】本発明の一実施形態に基づくｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
【図２Ｂ】本発明の一実施形態に基づくｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタを示す透視図である。
【図３】本発明の一実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【図４】本発明の他の実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【図５】本発明のさらに他の実施形態に基づくＦｉｎ電界効果トランジスタの構成を示す断面図である。
【符号の説明】
【００６７】
１００ ｎ−ＭＯＳ電界効果トランジスタ
１０１ 第１のソース／ドレイン領域
１０２ 第２のソース／ドレイン領域
１０３ チャネル領域
１０４ ゲート領域
１１０ ｐ−ＭＯＳ電界効果トランジスタ
１１１ 第１のソース／ドレイン領域
１１２ 第２のソース／ドレイン領域
１１３ チャネル領域
１１４ ゲート領域
１２０ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
１２１ 第１のソース／ドレイン領域
１２２ 第２のソース／ドレイン領域
１２３ チャネル領域
１２４ ゲート領域
１２５ 第１のシリコン部分フィン
１２６ 第１のシリコン部分フィン
１３０ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
１３１ 第１のソース／ドレイン領域
１３２ 第２のソース／ドレイン領域
１３３ チャネル領域
１３４ ゲート領域
１３５ シリコン部分フィン
２００ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
２０１ 第１のソース／ドレイン領域
２０２ 第２のソース／ドレイン領域
２０３ チャネル領域
２０４ ゲート領域
２１０ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ
２１１ 第１のソース／ドレイン領域
２１２ 第２のソース／ドレイン領域
２１３ チャネル領域
２１４ ゲート領域
２２０ シリコン基板
２２１ シリコン酸化物層
３００ Ｆｉｎ電界効果トランジスタ配置
３０１ シリコン基板
３０２ シリコン酸化物層
３０３ 第１のシリコンフィン
３０４ 第２のシリコンフィン
３０５ ｎ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域
３０６ ｐ−ＭＯＳ型Ｆｉｎ電界効果トランジスタ領域
４００ Ｆｉｎ電界効果トランジスタ配置
４０１ シリコン酸化物構造
５００ Ｆｉｎ電界効果トランジスタ配置
５０１ 追加のシリコン酸化物層
【特許請求の範囲】
【請求項１】
基板を備え、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された、第１のＦｉｎ電界効果トランジスタを上記基板上および／または上記基板中に備え、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された、第２のＦｉｎ電界効果トランジスタを上記基板上および／または上記基板中に備え、
上記第２のＦｉｎ電界効果トランジスタは、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置され、
上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高い、Ｆｉｎ電界効果トランジスタ配置。
【請求項２】
上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有し、かつ、
上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有するか、または、実質的にドーピング物質がない、請求項１に記載のＦｉｎ電界効果トランジスタ配置。
【請求項３】
上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有するか、または、実質的にドーピング物質がなく、かつ、
上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有する、請求項１に記載のＦｉｎ電界効果トランジスタ配置。
【請求項４】
ＣＭＯＳの配列のように配置する、請求項１〜３のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項５】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さ、および、上記第２のＦｉｎ電界効果トランジスタのフィンの高さは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている、請求項１〜４のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項６】
上記基板は、絶縁膜上に成長したシリコン基板である、請求項１〜５のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項７】
上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、少なくとも部分的に、上記絶縁膜上に成長したシリコン基板の上部シリコン層から形成されている、請求項６に記載のＦｉｎ電界効果トランジスタ配置。
【請求項８】
上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分けられている、請求項１〜７のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項９】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さと、上記第２のＦｉｎ電界効果トランジスタのフィンの高さと、上記第１のＦｉｎ電界効果トランジスタの部分的なフィンの数量と、上記第２のＦｉｎ電界効果トランジスタのフィンの数量とは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている、請求項８に記載のＦｉｎ電界効果トランジスタ配置。
【請求項１０】
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された第１のＦｉｎ電界効果トランジスタを、上記基板上および／または上記基板中に形成し、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された第２のＦｉｎ電界効果トランジスタを、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置して、上記基板上および／または上記基板中に形成し、
上記第１のＦｉｎ電界効果トランジスタのフィンの高さが、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなるように備える、Ｆｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１１】
電気的な絶縁層を、上記基板および上記第２のＦｉｎ電界効果トランジスタのフィンの間に形成する、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１２】
電気的な絶縁層を、上記第２のＦｉｎ電界効果トランジスタのフィン上に形成する、請求項１１に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１３】
上記第２のＦｉｎ電界効果トランジスタのフィンと上記電気的な絶縁層とを合わせた高さが、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しくなるように、上記電気的な絶縁層の厚さを調整する、請求項１０または１１に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１４】
上記基板上に共通の半導体層を形成およびパターン化することにより、第１のＦｉｎ電界効果トランジスタのフィンを形成する第１の連続する側方境界層、および第２の連続する側方境界層を形成する工程と、
上記第２の連続する側方境界層の材料を除去することにより、上記第２のＦｉｎ電界効果トランジスタのフィンを形成する工程とによって、第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを形成する、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１５】
第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを、平坦な基板における表面の半導体層から形成し、
上記表面の半導体層の厚さを、第１のＦｉｎ電界効果トランジスタの領域において、上記第２のＦｉｎ電界効果トランジスタの領域における厚さよりも大きくする、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１６】
絶縁膜上に成長したシリコン基板を、上記基板として用いる、請求項１０〜１５のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１７】
第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンを、少なくとも部分的に、上記絶縁膜上に成長したシリコン基板の上部シリコン層から形成する、請求項１６に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１８】
ドーピング物質を、第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンに取り込む、請求項１０〜１７のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１９】
上記ドーピング物質を、プラズマイオン注入法、高速気相ドーピング法、または、固相拡散法を用いて取り込む、請求項１８に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１】
基板を備え、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された、第１のＦｉｎ電界効果トランジスタを上記基板上および／または上記基板中に備え、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された、第２のＦｉｎ電界効果トランジスタを上記基板上および／または上記基板中に備え、
上記第２のＦｉｎ電界効果トランジスタは、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置され、
上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高い、Ｆｉｎ電界効果トランジスタ配置。
【請求項２】
上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有し、かつ、
上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有するか、または、実質的にドーピング物質がない、請求項１に記載のＦｉｎ電界効果トランジスタ配置。
【請求項３】
上記第１のＦｉｎ電界効果トランジスタのフィンは、ｐ導電型のドーピング物質を有するか、または、実質的にドーピング物質がなく、かつ、
上記第２のＦｉｎ電界効果トランジスタのフィンは、ｎ導電型のドーピング物質を有する、請求項１に記載のＦｉｎ電界効果トランジスタ配置。
【請求項４】
ＣＭＯＳの配列のように配置する、請求項１〜３のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項５】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さ、および、上記第２のＦｉｎ電界効果トランジスタのフィンの高さは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている、請求項１〜４のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項６】
上記基板は、絶縁膜上に成長したシリコン基板である、請求項１〜５のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項７】
上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、少なくとも部分的に、上記絶縁膜上に成長したシリコン基板の上部シリコン層から形成されている、請求項６に記載のＦｉｎ電界効果トランジスタ配置。
【請求項８】
上記第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンは、互いに平行に形成される複数の、半導体の部分的なフィンに分けられている、請求項１〜７のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置。
【請求項９】
上記第１のＦｉｎ電界効果トランジスタのフィンの高さと、上記第２のＦｉｎ電界効果トランジスタのフィンの高さと、上記第１のＦｉｎ電界効果トランジスタの部分的なフィンの数量と、上記第２のＦｉｎ電界効果トランジスタのフィンの数量とは、上記第１のＦｉｎ電界効果トランジスタの電流駆動特性が、上記第２のＦｉｎ電界効果トランジスタの電流駆動特性と実質的に等しくなるように調整されている、請求項８に記載のＦｉｎ電界効果トランジスタ配置。
【請求項１０】
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された第１のＦｉｎ電界効果トランジスタを、上記基板上および／または上記基板中に形成し、
フィンを有し、当該フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成された第２のＦｉｎ電界効果トランジスタを、上記第１のＦｉｎ電界効果トランジスタの側面に平行に配置して、上記基板上および／または上記基板中に形成し、
上記第１のＦｉｎ電界効果トランジスタのフィンの高さが、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなるように備える、Ｆｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１１】
電気的な絶縁層を、上記基板および上記第２のＦｉｎ電界効果トランジスタのフィンの間に形成する、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１２】
電気的な絶縁層を、上記第２のＦｉｎ電界効果トランジスタのフィン上に形成する、請求項１１に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１３】
上記第２のＦｉｎ電界効果トランジスタのフィンと上記電気的な絶縁層とを合わせた高さが、上記第１のＦｉｎ電界効果トランジスタのフィンの高さと実質的に等しくなるように、上記電気的な絶縁層の厚さを調整する、請求項１０または１１に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１４】
上記基板上に共通の半導体層を形成およびパターン化することにより、第１のＦｉｎ電界効果トランジスタのフィンを形成する第１の連続する側方境界層、および第２の連続する側方境界層を形成する工程と、
上記第２の連続する側方境界層の材料を除去することにより、上記第２のＦｉｎ電界効果トランジスタのフィンを形成する工程とによって、第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを形成する、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１５】
第１のＦｉｎ電界効果トランジスタのフィンおよび上記第２のＦｉｎ電界効果トランジスタのフィンを、平坦な基板における表面の半導体層から形成し、
上記表面の半導体層の厚さを、第１のＦｉｎ電界効果トランジスタの領域において、上記第２のＦｉｎ電界効果トランジスタの領域における厚さよりも大きくする、請求項１０に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１６】
絶縁膜上に成長したシリコン基板を、上記基板として用いる、請求項１０〜１５のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１７】
第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンを、少なくとも部分的に、上記絶縁膜上に成長したシリコン基板の上部シリコン層から形成する、請求項１６に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１８】
ドーピング物質を、第１のＦｉｎ電界効果トランジスタのフィン、および／または、上記第２のＦｉｎ電界効果トランジスタのフィンに取り込む、請求項１０〜１７のいずれか１項に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【請求項１９】
上記ドーピング物質を、プラズマイオン注入法、高速気相ドーピング法、または、固相拡散法を用いて取り込む、請求項１８に記載のＦｉｎ電界効果トランジスタ配置を形成する方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【公表番号】特表２００７−５３５１５３（Ｐ２００７−５３５１５３Ａ）
【公表日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願番号】特願２００７−５０９８７３（Ｐ２００７−５０９８７３）
【出願日】平成１７年４月２２日（２００５．４．２２）
【国際出願番号】ＰＣＴ／ＤＥ２００５／０００７４６
【国際公開番号】ＷＯ２００５／１０４２３８
【国際公開日】平成１７年１１月３日（２００５．１１．３）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願日】平成１７年４月２２日（２００５．４．２２）
【国際出願番号】ＰＣＴ／ＤＥ２００５／０００７４６
【国際公開番号】ＷＯ２００５／１０４２３８
【国際公開日】平成１７年１１月３日（２００５．１１．３）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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