【課題】ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。
【解決手段】同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板の表面層を構成する面方位（１００）Ｓｉ−Ｇｅ層上にエピタキシャル成長させた面方位（１００）Ｓｉからなる歪半導体層１１に形成されている。 （もっと読む）

【課題】半導体基板に注入したフッ素のアウトディフュージョンを防ぐことにより、ｐ型ＭＩＳトランジスタのＮＢＴＩ耐性を向上させる。
【解決手段】フッ素含有層２５が形成された半導体基板１上を保護膜１３で覆った状態で、フッ素含有層２５のフッ素をゲート絶縁膜７直下の領域に拡散させるための熱処理を行う。 （もっと読む）

【課題】
ＣＭＯＳ装置において、応力利用により性能を向上すると共に、工程を簡略化する。
【解決手段】
半導体装置は、第１導電型の活性領域上に形成されたゲート電極構造と、ゲート電極構造両側の活性領域に形成された第２導電型のソース／ドレイン領域と、ソース／ドレイン領域の表面から掘り下げられた凹部と、凹部に埋め込んで成長され、ゲート電極下方のチャネルに応力を印加する第２導電型の半導体埋め込み領域とを有する第１のＭＯＳトランジスタと、第２導電型の活性領域上に形成されたゲート電極構造と、ゲート電極構造両側の活性領域に形成された第１導電型のソース／ドレイン領域と、ソース／ドレイン領域上に、凹部を介することなく形成され、好ましくはチャネルに応力を印加できる、第１導電型の半導体エピタキシャル層とを有する第２のＭＯＳトランジスタと、を有する。 （もっと読む）

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。 （もっと読む）

【課題】ＮＭＯＳトランジスタの電流駆動能力を向上することが可能な技術を提供する。
【解決手段】半導体基板１にＮＭＯＳトランジスタ３を形成する。その後、引張応力が０．５ＧＰａ以下で、かつ結合水素濃度が少なくとも２．０×１０²²ａｔｏｍｓ／ｃｃであるシリコン窒化膜２０を、ＮＭＯＳトランジスタ３のゲート構造６を覆って半導体基板１上に形成する。そして、シリコン窒化膜２０に対して、紫外線、電子ビーム及び赤外線の少なくとも一つを照射する。 （もっと読む）

【課題】 画像表示システムとその製造方法を提供する。
【解決手段】 薄膜トランジスタ（ＴＦＴ）デバイスを含む画像表示システムであって、画素領域を含む基板、前記画素領域の前記基板の上に配置され、チャネル領域、前記チャネル領域で分けられた一対のソース／ドレイン領域を含む活性層、および前記活性層の上に配置され、ゲート誘電体層とゲート層の堆積を含むゲート構造を含み、前記チャネル領域は、第１導電型と、前記第１導電型の逆の第２導電型のドーパントを含むシステム。 （もっと読む）

【課題】新規な素子分離構造を有する半導体装置の構造及びその製造方法を提供し、特に、接合部のリーク電流及び短チャネル特性劣化を抑制する効果に優れた素子分離構造を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、素子分離領域は、半導体基板に形成されたトレンチのトレンチ内壁の下側面に形成されたライナー窒化膜と、トレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜と、ライナー窒化膜及び第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜とを有する半導体装置とする。 （もっと読む）

本発明は、ペリレンジイミド誘導体を空気安定性のｎ型有機半導体として用いる使用に関する。
（もっと読む）

【課題】第１および第２応力付与膜を形成する際のオーバーエッチングによる基板の削れを防止して、電気的特性に優れた半導体装置を製造可能な半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域１とＰＭＯＳ領域２に、トランジスタのチャネルのオン電流増加のために第１および第２のシリコン窒化膜７，８を形成する際、エッチング時の選択性に優れたシリコン酸化膜６と多結晶シリコン膜２１をエッチストッパおよび犠牲膜として形成した後、これらの膜６，２１の一部をエッチング除去して、第１および第２のシリコン窒化膜７，８を順次形成するため、第１および第２のシリコン窒化膜７，８の一部をエッチング除去する際の基板１０の削れを防止でき、最終的に得られる半導体装置の電気特性が向上する。 （もっと読む）

【課題】短チャネル効果を防止しつつチャネル長の短い微細な半導体装置を実現する。
【解決手段】チャネル形成領域１０３に対してチャネル方向（電界方向）と平行に線状パターン形状を有する不純物領域１０４を形成する。この不純物領域１０４がドレイン側空乏層の広がりを抑え、かつ、狭チャネル効果を起こして短チャネル効果を防止する。また、チャネル形成領域１０３において、不純物領域１０４はエネルギー的にキャリアの移動経路を一方向に規定し、キャリア同士の不規則な衝突による散乱を抑制する。 （もっと読む）

【課題】 ファセットに起因した特性の悪化を防止することが可能な半導体装置を提供する。
【解決手段】 素子分離領域１２と、素子分離領域によって規定された半導体素子領域１１であって、チャネル形成部１１ａと、素子分離領域とチャネル形成部との間に形成された凹部とを有する半導体素子領域１１と、凹部に形成されたエピタキシャル半導体部１９と、を備え、半導体素子領域は、素子分離領域とエピタキシャル半導体部との間に壁部１１ｂを有する。 （もっと読む）

【課題】リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板（１０ａ）にリセスＡを形成し、次に、リセスＡの内壁面において、リセスＡの側面より底面に高い選択性をもって異方的にマスク２５を形成し、次に、マスク２５でリセスＡの底面を保護しながらエッチングを行い、リセスＡをゲート電極２１ａ側に拡張し、次に、マスク２５を除去し、リセスＡに導電体を埋め込んで、ゲート電極２１ａの両側部に一対のソース・ドレイン領域を形成する。 （もっと読む）

【課題】従来の製造方法では、同一の絶縁膜内に引張応力と圧縮応力とが共存した半導体装置を得ることが困難であった。
【解決手段】本発明の一実施形態に係る製造方法は、ｎＦＥＴ９およびｐＦＥＴ７をシリコン基板１に形成する工程と、ｎＦＥＴ９およびｐＦＥＴ７の双方を覆うとともに、所定波長の光が照射されることにより応力値が変化する絶縁膜２０を形成する工程と、絶縁膜２０の部分１２（第１部分）または部分１０（第２部分）のうち何れか一方に上記光を照射することにより、部分１２の応力値と部分１０の応力値とを相異ならしめる工程とを含んでいる。 （もっと読む）

【課題】ゲート配線および半導体基板に達するコンタクトホールを精度よく形成可能な半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとを同一の半導体基板１１に備えた半導体装置の製造方法であって、ＮＭＯＳ領域１１Ａの半導体基板１１上に第１のストレスライナー膜４１を形成する第１工程と、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂの境界部１１Ｃ上で第１のストレスライナー膜４１に一部が重なるように、ＰＭＯＳ領域１１Ｂの半導体基板１１上に第２のストレスライナー膜４３を形成する第２工程と、第１のストレスライナー膜４１に重ねて設けられた第２のストレスライナー膜４３を除去する第３工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】チャネル領域に印加される応力を強め、ドライブ電流を向上する。
【解決手段】シリコン基板１上にゲート電極１５、２５とサイドウォール１６、２６とを形成し、ゲート電極１５、２５の上面およびサイドウォール１６、２６の上面の一部を被覆するようにダミーゲートパターン６、７を形成し、その表面を被覆する応力制御絶縁膜８を形成する。応力制御絶縁膜８の応力がダミーゲートパターン６、７の上からかかることによって、ゲート電極１５、２５を高くした場合と同様に応力を強めることができる。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

【課題】性能を向上出来る半導体装置及びその製造方法を提供すること。
【解決手段】第１半導体層１０上に設けられ、前記第１半導体層１０よりも酸化速度の遅いｎ型の第２半導体層１１と、前記第２半導体層１１内に互いに離隔して設けられ、前記第２半導体層１１表面から前記第１半導体層１０内部に達する深さを有するｐ型の第３半導体層１２と、隣接する前記第３半導体層１２間の前記第２半導体層１１上にゲート絶縁膜１３を介在して設けられたゲート電極１４とを具備し、前記第２半導体層１１の格子定数は前記第３半導体層１２の格子定数よりも小さい。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【解決手段】 半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴに於いては、Ｓｉ層１上に形成されたＳｉＣ層２と、ＳｉＣ層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、Ｓｉ層１上に形成されたＳｉＣ層２のうちソース領域５及びドレイン領域６を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層、即ち、３Ｃ−ＳｉＣ層８とを備える。 （もっと読む）

【課題】特性変動を伴うことなく、ＮＢＴＩの劣化を改善できる半導体装置を提供する。
【解決手段】ｎ型半導体領域(101)における第１の領域(PMOS)に形成された第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜(103)と、第１のゲート電極(104)と、第１のエクステンション拡散層(106)と、第１のフッ素拡散層(108)とを備える。第１のフッ素拡散層(108)は、第１のエクステンション拡散層(106)によって挟まれたチャネル領域に形成されており、第１のエクステンション拡散層(106)側から伸びて第１のゲート電極(104)の直下の領域でオーバーラップするように形成されている。 （もっと読む）