【課題】ひずみＳｉ技術を用いたｐチャネル型電界効果トランジスタの浅い接合のソース・ドレインを形成する。
【解決手段】ｐＭＩＳ１ｐのソース・ドレインを主として構成するｐ型拡散領域５ｃをｐ型不純物が導入されたｐ^＋−ＳｉＧｅ／ｐ−ＳｉＧｅ：Ｃ／ｐ⁻−ＳｉＧｅにより形成し、ｐ^＋−ＳｉＧｅに相対的に高濃度のｐ型不純物を導入し、ｐ⁻−ＳｉＧｅに相対的に低濃度のｐ型不純物を導入する。ｐ^＋−ＳｉＧｅにはコンタクト抵抗を低減するために相対的に高濃度のｐ型不純物を導入する必要があるが、ｐ−ＳｉＧｅ：Ｃによりその拡散が抑えられてｐ型拡散領域５ｃの深さを浅く維持する。 （もっと読む）

【課題】層数や膜質の異なる応力膜を有する構造において、基板にダメージを与えず最適な条件でコンタクトホールの開口ができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０に共通の第１ゲート電極２０を有する第１及び第２トランジスタＮＭＯＳ，ＰＭＯＳを形成し、第１トランジスタＮＭＯＳの上層及び第１及び第２トランジスタの境界部分における第１ゲート電極の上層に第１応力膜２２を形成し、第２トランジスタＰＭＯＳの上層及び上記第１ゲート電極上の第１応力膜の上層に第２応力膜２４を形成し、その上に絶縁膜２５を形成し、絶縁膜、第１及び第２応力膜を貫通して第１及び第２トランジスタのソース・ドレインに達するコンタクトホールＣ１６，Ｃ１７を開口し、別の工程で、絶縁膜、第１及び第２応力膜を貫通して第１及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールＣ２０を開口する。 （もっと読む）

【課題】 誘電体ストレッサ要素をもつ半導体デバイス及びその製造方法を提供すること。
【解決手段】 活性半導体領域と、全てが該活性半導体領域内に配置されたチャネル領域、ソース領域、及びドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）とを含むチップが提供される。このＦＥＴは、チャネル領域の長さ方向の長手方向と、該チャネル領域の幅方向の横断方向とを有する。埋込み誘電体ストレッサ要素は、活性半導体領域の東部部分のような、該活性半導体領域の一部の主面より下方の第１の深さで水平方向に延びる上面を有する。表面誘電体ストレッサ要素は、活性半導体領域の主面において該活性半導体領域に横方向に隣接して配置される。表面誘電体ストレッサ要素は、主面から第１の深さより実質的に深くない第２の深さまで延びる。埋込み誘電体ストレッサ要素及び表面誘電体ストレッサ要素によって加えられた応力が協働して、せん断応力をＦＥＴのチャネル領域に加える。 （もっと読む）

【課題】本発明は、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度を増加させるようなパッケージング構造を有する半導体装置を実現することを目的とする。
【解決手段】半導体チップ自体にチャネル領域に応力を印加する構造を設けると共に、パッケージ製造工程において、Ｓｉチップ１の回路面側に低熱膨張率膜２を装着することにより、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。 （もっと読む）

【課題】素子形成領域に過剰な応力を与えずに、キャリアの移動度を高める。
【解決手段】ｎ−ＭＯＳＦＥＴ２の素子形成領域１ａは、ＳＴＩ６ａに埋め込んだ第１の絶縁膜によりＸ方向、Ｙ方向のそれぞれに引張応力が与えられている。ｐ−ＭＯＳＦＥＴ３の素子形成領域１ｂは、ＳＴＩ６ａの第１の絶縁膜によりＹ方向に引張応力が与えられ、ＳＴＩ６ｂに埋め込んだ第２の絶縁膜によりＸ方向に圧縮応力が与えられている。これにより、ＭＯＳＦＥＴ２、３のキャリアである電子、正孔のいずれについても移動度が高められ、動作速度が速くなる。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】動作特性が向上した半導体装置の製造方法及びそれによって製造された半導体装置を提供する。
【解決手段】基板上にNMOSトランジスタを形成し、NMOSトランジスタ上に第1層間絶縁膜を形成し、第1層間絶縁膜を脱水素化することを含む半導体装置の製造方法。脱水素化することは、第1層間絶縁膜のストレスを変化させうる。特に、第1層間絶縁膜は脱水素化の後、200MPa以上の引張ストレスを有しうる。脱水素化された層間絶縁膜を含む半導体装置も提供される。 （もっと読む）

【課題】トランジスタの駆動力を調整する。
【解決手段】ＳＲＡＭアクセス領域ＳＡにおけるＮ型のＭＩＳトランジスタの上に、圧縮応力含有絶縁膜５０および引っ張り応力含有絶縁膜５１を形成する。一方、ＳＲＡＭドライブ領域ＳＤにおけるＮ型のＭＩＳトランジスタの上に、引っ張り応力含有絶縁膜５１を形成する。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】相補型電界効果トランジスタの高速化を図る。
【解決手段】ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０が共にＧｅチャネルを有しており、それらのソース・ドレイン領域がＮｉＧｅ層１５，２５によって形成されている。ｎＭＯＳＦＥＴ１０のソース・ドレイン接合が形成するショットキー障壁は、Ａｓ，Ｓｂ，Ｓ等の原子をＮｉＧｅ層１５の形成時に偏析させた高濃度で極薄の偏析層１６によって変調する。これにより、ｎＭＯＳＦＥＴ１０、ｐＭＯＳＦＥＴ２０それぞれに適したショットキー障壁高さを実現することが可能になり、高速のＣＭＯＳＦＥＴ１が得られる。 （もっと読む）

【課題】 チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。
【解決手段】 空洞１０２を有し、空洞の上方にソース領域１０８、ドレイン領域１０８及びチャネル領域を有する半導体基板１００と、チャネル領域上にゲート絶縁膜１０５を介して形成されたゲート電極１０６と、空洞の上面に形成された第１の部分を有し、チャネル領域に歪みを与える応力発生膜１１２とを備える。 （もっと読む）

【課題】微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能な半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極を挟んで前記半導体基板中に形成された第１の拡散層と、前記第１の拡散層に形成された第１方向の内部応力を内在する第１の導電体層とを具備する第１の半導体素子と、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極を挟んで前記半導体基板中に形成された第２の拡散層と、前記第２の拡散層に形成され、前記第１の導電体層と同じ元素により構成され、前記第１方向と逆向きの第２方向の内部応力を内在する第２の導電体層とを具備する第２の半導体素子と、を具備する。 （もっと読む）

【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

【課題】 ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル部分にひずみを与えることで、キャリア移動度を向上させた半導体装置及びその製造方法を提供する。
【解決手段】 基板上にゲート絶縁膜を介して形成されたゲート電極、ゲート電極の両側に形成されたゲート側壁、及び基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２のＭＯＳＦＥＴと、第１及び第２のＭＯＳＦＥＴの隣接するゲート側壁の間に埋入された絶縁膜と、第１及び第２のＭＯＳＦＥＴのゲート電極及びゲート側壁、及び絶縁膜を被覆してソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層を有するものとする。 （もっと読む）

【課題】基板を湾曲（変形）しても、トランジスタの特性変化が少ない半導体装置、電気光学装置、電子機器を提供する。
【解決手段】 半導体層と、半導体層を使用して形成される第１及び第２のトランジスタ(100,200)と、を含み、半導体層の湾曲に対して第１及び第２のトランジスタの各コンダクタンスが相補的に変化する。基板を湾曲させても、当該湾曲による半導体装置の特性変化を抑制することが可能となる。 （もっと読む）

【課題】ＳＴＩ構造で、ストレス緩和用の窒化膜ライナーを有し、かつ素子間耐圧特性を向上することのできる半導体装置を提供する。
【解決手段】半導体素子（２、３）が形成される素子領域を区画する素子分離ＳＴＩ（１０）において、トレンチ上部の側壁の内側には窒化膜ライナー（１２）が形成され、トレンチの側壁下部には、熱酸化膜（１４）が位置し、熱酸化膜が位置する部分での素子分離領域の幅（Ｗ２）は、前記窒化膜ライナーの下端部でのライナー間の幅（Ｗ１）よりも幅広に設定されている。 （もっと読む）

蓄積電荷シンク（ＡＣＳ）を用いてＭＯＳＦＥＴの線形性を改善する方法及び装置が開示される。この方法及び装置は、ＳＯＩ型ＭＯＳＦＥＴ内の蓄積電荷を除去、低減あるいはその他の方法で制御し、それによりＦＥＴ性能の改善をもたらす。典型的な一実施形態において、少なくとも１つのＳＯＩ型ＭＯＳＦＥＴを有する回路は、蓄積電荷レジームで動作するように構成される。ＳＯＩ型ＭＯＳＦＥＴのボディに動作可能に結合されたＡＣＳが、該ＦＥＴが蓄積電荷レジームで動作するときの蓄積電荷を排除、除去あるいはその他の方法で制御し、それによりＳＯＩ型ＭＯＳＦＥＴのオフ状態での寄生ソース−ドレイン間容量の非線形性を低減させる。ＳＯＩ型ＭＯＳＦＥＴを用いて実現されるＲＦスイッチング回路において、ＳＯＩ型ＭＯＳＦＥＴが蓄積電荷レジームで動作するときの蓄積電荷を除去あるいはその他の方法で制御することによって、高調波歪み及び相互変調歪みが低減される。
（もっと読む）

【課題】電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第１半導体層１６と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタＰ１と、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層１６Ｐとを具備する。 （もっと読む）

【課題】
Ｇｅ元素を用いることなく、プロセス信頼性や結晶品質が高く、応力管理が容易な、歪みＳｉを利用した高移動度チャネルを有する半導体装置を提供する。
【解決手段】
Ｓｉ基板の表面に、３００ｎｍ以下の段差ｄがついた絶縁膜１２，１４を形成し、絶縁膜１４の窓あけ部から横方向に延びて該絶縁膜１４を覆うように、８００℃以上の高温でＳｉ単結晶のエピタキシャル成長を行う。次に、ＣＭＰ研磨により絶縁膜１２をストッパとしてエピタキシャル層２２を研磨し、段差ｄと同じ厚みに制御されたＳｉ層を有するＳＯＩ領域を得る。該ＳＯＩ領域では、Ｓｉと絶縁膜の熱膨張率差と、成膜温度及び室温との温度差により残留応力２６が発生し、Ｓｉに引っ張り応力がかかって格子歪みが発生する。前記ＳＯＩ領域にＭＯＳ構造を形成することで、高移動度チャネルを有する歪みＳｉ−ＭＯＳＦＥＴが得られる。 （もっと読む）

【課題】 簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
【解決手段】 第一の発明の半導体装置は、相補型であり、半導体基板、ｐ型半導体装置およびｎ型半導体装置を具備する。ｐ型半導体装置は、半導体基板上のｎ型半導体層と、ｎ型半導体層上面に形成され、ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、ｐ型ドーパント拡散領域をゲート長方向に挟み、ｐ型ドーパント拡散領域に比して深くｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。 （もっと読む）