半導体装置
【課題】電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第１半導体層１６と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタＰ１と、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層１６Ｐとを具備する。
【解決手段】半導体装置は、第１半導体層１６と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタＰ１と、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層１６Ｐとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、半導体層に応力を加えることにより、電子又はホールの移動度を変化させたMOSトランジスタを備える半導体装置等に関する。
【背景技術】
【０００２】
従来、MOSトランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）が設けられた基板（または半導体層）に応力を加えると、電子又はホールの移動度が向上することが知られている。
【０００３】
nMOSトランジスタの場合では、チャネル方向に引っ張り応力を加えることで、電子の移動度が向上する。例えば、シリコン基板上にライナーシリコン窒化膜（SiN）を堆積し、外部から基板に応力を加える半導体装置がある（例えば、非特許文献１参照）。しかし、かかる構成では、基板に引っ張り応力しか印加することができない。そのため、nMOSトランジスタにしか効果が得られない。
【０００４】
一方、pMOSトランジスタの場合では、チャネル方向に圧縮応力を加えることで、ホールの移動度が向上する。例えば、トランジスタのソース／ドレイン領域をエッチングして溝を形成し、この溝内にシリコンゲルマ（SiGe）をエピタキシャル成長させて埋め込み、基板に応力を加える半導体装置がある（例えば、非特許文献２参照）。しかし、かかる構成では、基板に圧縮応力しか印加することができない。そのため、pMOSトランジスタにしか効果が得られない。
【０００５】
さらに、nMOS、pMOSトランジスタにも応力を加えることができる一例として、いわゆる歪みシリコン（Si）基板を使用する半導体装置がある（例えば、非特許文献３参照）。この半導体装置では、シリコン基板上にエピタキシャル成長させたシリコンゲルマ（SiGe）層を形成する。そして、シリコンゲルマの格子定数がシリコンよりも大きいことを利用して、シリコン基板に応力を加えている。
【０００６】
しかし、この半導体装置では、シリコンゲルマによって常にシリコン基板に応力が加えられその応力を開放させるために、シリコン基板に欠陥が生じている。この欠陥密度は、例えば、１Ｅ５ヶ／ｃｍ２以上である。このような欠陥が空乏層中に存在すると、この欠陥が生成電流の中心となって、接合リーク電流が発生するという問題がある。
【０００７】
さらに、上記シリコンゲルマを形成する際に必要なゲルマ二ウム（Ge）の濃度は、２０％程度が一般的であるが、この場合はnMOSにしか効果が得られない。pMOSでも同様な効果を期待する場合、ゲルマニウム（Ge）の濃度を３０％以上にする必要がある。しかし、これでは、シリコンゲルマ（SiGe）層上に成長可能なシリコン（Si）層の膜厚が１０ｎｍ以下になり、p型のMOSFETを形成することが困難である。そのため、応力が加えられたnMOS、pMOSトランジスタを同一基板上で製造しようとすると、不良素子が増加して、ＬＳＩの歩留まりが低下するという問題がある。
【０００８】
上記のように、従来の半導体装置では、常に半導体基板に応力が加えられているため、基板に欠陥が生じて接合リーク電流が発生するという問題があった。
【非特許文献１】S. Thompson et al, “A 90 nm Logic Technology Featuring 50nm Strained Silicon Channel Transistors, 7 layers of Cu Interconnects, Low k ILD, and 1 um2 SRAM Cell,” IEDM Tech. Dig., 2002, pp.61-64
【非特許文献２】T. Ghani et al., “A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors,” IEDM Tech. Dig., 2003, pp.978-980
【非特許文献３】J.L. Hoyt et al., “Strained Silicon MOSFET Technology,” IEDM Tech. Dig., 2002, pp.23-26
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、第１半導体層と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタと、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層とを具備する半導体装置を提供できる。
【発明の効果】
【００１１】
この発明によれば、電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面図である。
【００１４】
図示するように、ｐ型シリコン層１１上に電歪層１５が設けられ、電歪層１５上にｐ型シリコン層１６が設けられている。シリコン層１６および電歪層１５を貫通して絶縁層１２が設けられ、素子分離領域を形成している。そして、シリコン層１６上の素子領域に、nMOSトランジスタＮ１およびpMOSトランジスタＰ１が設けられ、このトランジスタＮ１上、Ｐ１上を覆うように絶縁層１７が設けられている。
【００１５】
nMOSトランジスタＮ１は、シリコン層１６上に設けられたゲート絶縁膜２０、ゲート絶縁膜２０上に設けられたゲート電極２１、シリコン層１６中にゲート電極２１を挟むように隔離して設けられたソース／ドレイン領域２２Ｎ、ゲート電極２２の側壁に設けられたスペーサ２３を備えている。
【００１６】
pMOSトランジスタＰ１は、シリコン層１６上に設けられたゲート絶縁膜２０、ゲート絶縁膜２０上に設けられたゲート電極２１、シリコン層１６中にゲート電極２１を挟むように隔離して設けられたソース／ドレイン領域２２Ｐ、ゲート電極２２の側壁に設けられたスペーサ２３を備えている。
【００１７】
ここで、電歪層１５は、圧電材料により形成されている。この圧電材料は、外部から印加された電界に対して歪を起こす、いわゆる圧電効果を発生する。そのため、この圧電材料により形成された膜の膜面垂直方向に電界を印加すると、この電界方向と垂直な方向（チャネル長方向）に伸び／縮みするという性質を有する。よって、電歪層１５は、トランジスタＮ１、Ｐ１が設けられる側の膜面と、この膜面と対向する裏面と間に印加された電圧により、チャネル長方向に沿って伸び／縮みする。圧電材料は、例えば、ＰＺＴ（PbZrxTi1-xO3）、窒化アルミ二ウム（AlN）、酸化亜鉛（ZnO）等、強誘電体材料等であることが望ましい。
【００１８】
図２を用いて、上記それぞれの材料の単位長さあたりの伸び／縮みする変異を説明する。図２中の実線３１、３２、３３はそれぞれ、ＰＺＴ、窒化アルミニウム、酸化亜鉛の変異を示している。
【００１９】
図示するように、伸び／縮みの変異は、ＰＺＴが最も大きく効果的である。しかし、ＰＺＴは、一般的に熱に弱く、製造工程に熱的制限（例えば、６００℃程度以下）が生じ得る。そこで、必要に応じて、熱的制限が少ないその他の窒化アルミ二ウム等を選択してもよい。
【００２０】
＜動作＞
次に、動作について説明する。まず、pMOSトランジスタＰ１の動作について説明する。図示する構造では、電歪層１５がトランジスタＰ１のソース／ドレイン２２Ｐに接していない。そこで、ウェル領域１６Ｐに電位を印加し、ウェル領域１６Ｐは電源電圧Ｖdd保たれる。さらに、シリコン層１１に基板電圧Ｖsub（この場合は接地電位ＶGND）が印加される。そのため、トランジスタＰ１側の電歪層１５Ｐは、上部に電源電圧Ｖdd、下部に接地電圧ＶGND（ＶGND ＜Ｖdd）が印加され、電歪層１５Ｐは、この電界方向と垂直なチャネル長方向に沿って圧縮する。結果、この電歪層１５Ｐに引っ張られて、トランジスタＰ１のチャネル領域２４Ｐには圧縮応力が加えられる。
【００２１】
ドレイン領域２２Ｐおよびゲート電極２１に所望の電圧を印加することにより、このトランジスタＰ１はオンとなる。
【００２２】
nMOSトランジスタＮ１についても同様に、シリコン層１１に基板電圧ＶGNDを印加するが、電歪層１５とシリコン層１１との間には、シリコン層１１と反対導電型（この場合はＮ型）のｎウェル領域３５（nwell）が形成されている。このｎウェル領域３５には、電源電圧Ｖddを印加する。一方、トランジスタＮ１のウェル領域１６Ｎは、接地電圧ＶGNDに保たれる。よってトランジスタＮ１側の電歪層１５Ｎの上部には接地電圧ＶGND、下部には電源電圧Ｖddが印加され、上記トランジスタＰ１とは逆向きの電界を印加する。結果、この電歪層１５Ｎに引っ張られて、トランジスタＮ１のチャネル領域２４Ｎには引っ張り応力が加えられる。
【００２３】
ドレイン領域２２Ｎおよびゲート電極２１に所望の電圧を印加することにより、このトランジスタＮ１はオンとなる。
【００２４】
上記のように、この実施形態に係る半導体装置によれば、下記（１）乃至（４）に示す効果が得られる。
【００２５】
（１）半導体基板の欠陥を防止でき、接合リーク電流を低減できる。
【００２６】
上記のように、トランジスタＰ１、Ｎ１には、半導体層１６にあらかじめ応力を加え、歪みを持たせる必要がなく、動作時に必要な応力を加えることができる。そのため、例えば、従来のSiGe仮想基板を用いて格子歪みを利用した基板等で発生する欠陥や、それに伴う接合リーク電流の増大を抑制することができる。
【００２７】
（２）トランジスタＰ１、Ｎ１の電子又はホールの移動度を向上できる。
【００２８】
半導体層１１、１６との間に、電歪層１５が設けられ、シリコン層１６上にpMOSトランジスタＰ１、nMOSトランジスタＮ１が設けられている。さらに、シリコン層１１に接地電位ＶGNDを印加し、トランジスタＰ１のウェル領域１６Ｐに電源電圧Ｖddを印加することによって、電歪層１５Ｐに引っ張られたチャネル領域２４Ｐには圧縮応力を加えることができる。
【００２９】
そのため、トランジスタＰ１のホールの移動度を向上することができる。
【００３０】
また、シリコン層１１に接地電圧ＶGNDを印加し、シリコン層１１内のトランジスタＮ１下に形成されたnwell領域３５に電源電圧Ｖdd、トランジスタＮ１のwell領域１６Ｎに接地電圧ＶGND（＝Ｖss）を印加すると、トランジスタＮ１側の電歪層１５Ｎはこの電界方向と垂直なチャネル長方向に沿って引っ張られる。この電歪層１５Ｎに引っ張られて、トランジスタＮ１のチャネル領域２４Ｎには引っ張り応力が加えられる。
【００３１】
そのため、チャネル領域２４Ｎのシリコンの原子間隔が増大し電子の有効質量が小さくなって、トランジスタＮ１の電子の移動度を向上することができる。
【００３２】
（３）同一基板上のｐ型およびｎ型トランジスタにふさわしい方向の応力を加えることができる。
【００３３】
上記のように、電歪層１５に印加する電界の向きにより、pMOSトランジスタに圧縮応力を加え、nMOSトランジスタに引っ張り応力を加えることができる。
【００３４】
そのため、同一半導体層１６上のｐ型およびｎ型トランジスタそれぞれに対して、ふさわしい方向の応力を加えることができ、例えば、いわゆるCMOSインバータ回路等に容易に適用可能である。また、ｎMOSトランジスタとｐMOSトランジスタをそれぞれ別々の構造にすることなく、電圧のかけ方によって反対の応力を加えることができるので製造工程を簡略化することができ、製造コストを低減することができる。
【００３５】
（４）微細化に対して有利である。
【００３６】
ｐ型およびｎ型トランジスタに対して一つの電歪層１５により引っ張り応力または圧縮応力を加えることができる。そのため、例えば、ｐ型、ｎ型トランジスタに対応して絶縁膜の種類等を変える必要がない。また、電源電圧、well電圧等の動作電源を利用するため、電歪層１５を伸び／縮みさせるための特別な電圧を用意する必要がない。
【００３７】
そのため、微細化に対して有利である。
【００３８】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について説明する。
【００３９】
まず、図３に示すように、ｐ型シリコン基板（Si wafer）１１中に、例えば、イオン打ち込み法によってリン（Ｐ）等のｎ型不純物を打ち込み、熱拡散させて、ｎウェル（ｎ−well）領域３５を形成する。
【００４０】
続いて、上記シリコン層１１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ＰＺＴ（PbZrxTi1-xO3）等を堆積形成して、電歪層１５を形成する。
【００４１】
続いて、図４に示すように、電歪層１５上に、別に用意されたｐ型シリコン層１６を貼り付ける。
【００４２】
続いて、図５に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法、またはスマートカット（Smart-cut ）法等を用いて、シリコン層１６の厚さを薄くして所定の厚さに形成する。
【００４３】
続いて、周知の工程を用いてシリコン層１６、電歪層１５を貫通する絶縁層１２を形成する。さらに、シリコン層１６上に周知の工程を用いて、ゲート絶縁膜２０、ゲート電極２１を形成する。
【００４４】
その後、全面上にフォトレジスト３６を塗布し、このフォトレジスト３６に露光および現像を行って、nMOSトランジスタとなる領域が露出する開口部３７を形成する。さらに、上記開口パターンを有するフォトレジスト３６をマスクとして、例えば、イオン打ち込み法を用いてリン（Ｐ）等のｎ型不純物をシリコン層１６中に打ち込み、熱拡散させて、ソース／ドレイン領域２２Ｎを形成する。
【００４５】
続いて、フォトレジスト３６を除去した後、上記ソース／ドレイン領域２２Ｎを形成した工程と同様の工程を用いて、ソース／ドレイン領域２２Ｓを形成する。
【００４６】
以後、周知の工程を用いて、スペーサ２３および絶縁層１７を形成し、図１に示す半導体装置を製造する。
【００４７】
上記のように、この実施形態に係る半導体装置の製造方法によれば、nMOS、pMOSトランジスタＮ１、Ｐ１を同一半導体層１６上で製造した場合であっても、応力を加えるための外部からの膜厚や不純物濃度による制限がない。その結果、不良素子の発生を低減でき、ＬＳＩの歩留まりを向上できる点で有利である。
【００４８】
また、このシリコン層１６／電歪層１５／シリコン層１１による支持基板の構成は、いわゆるＳＯＩ（Silicon On Insulater）構造において、絶縁膜層を電歪層１５に置き換えたような構造である。そのため、ＳＯＩ構造と同様の製造工程を必要に応じて用いることができる。
【００４９】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図６を用いて説明する。図６は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００５０】
図示するように、半導体層１６の厚さＤ１は、上記第１の実施形態に係る層１６の厚さよりも薄く設けられている。さらに、ソース／ドレイン領域２２Ｎ、２２Ｐの底が電歪層１５の上面に位置している。換言すれば、ソース／ドレイン領域２２Ｎ、２２Ｐの深さはＤ１程度である。
【００５１】
上記のように、ソース／ドレイン領域２２Ｎ、２２Ｐの底が電歪層１５の上面に接している。そのため、電歪層１５Ｎ、１５Ｐの上面にはウェルを介してではなくソース／ドレイン領域２２Ｐ、２２Ｎから直接電圧が与えられる。
【００５２】
即ち、電歪層１５Ｐの上面には、トランジスタＰ１の動作時に発生するソース電圧またはドレイン電圧Ｖddが印加される。一方、電歪層１５Ｐの下面には、基板電圧ＶGND （＜Ｖdd）が印加される。そのため、チャネル領域２４Ｐに所望の圧縮応力が加えられる。
【００５３】
電歪層１５Ｎの上面には、トランジスタＮ１の動作時に発生するソース電圧またはドレイン電圧Ｖss（ここでは、接地電圧ＶGND ）が印加される。一方、電歪層１５Ｎの下面には、電源電圧Ｖdd（＞ＶGND ）が印加される。そのため、チャネル領域２４Ｎに所望の引っ張り応力が加えられる。
【００５４】
この実施形態に係る構成によれば、上記第１の実施形態において示した（１）乃至（４）と同様の効果が得られる。
【００５５】
さらに、上記のように、電歪層１５Ｐ、１５Ｎに印加する電圧はwellを介してではなくソース／ドレイン領域２２Ｎ、２２Ｐから直接与えられるため、well電位を供給する端子を形成する必要がない。そのため、素子構造を簡便にできる点で有利である。
【００５６】
次に、この実施形態に係る半導体装置の製造方法について説明する。
【００５７】
まず、上記第１の実施形態と同様の工程を用いて、シリコン層１１上に電歪層１５を形成し、電歪層１５上にシリコン層１６を形成する。
【００５８】
続いて、図７に示すように、例えば、ＣＭＰ法またはスマートカット法等を用いて、シリコン層１６の厚さを厚さＤ１程度に形成する。この工程の際には、時間等の反応条件を選択することによって、厚さＤ１を上記第１の実施形態のシリコン層１６の厚さよりも薄くなるように形成する。
【００５９】
続いて、周知の工程を用いてシリコン層１６、電歪層１５を貫通する絶縁層１２を形成する。さらに、シリコン層１６上に周知の工程を用いて、ゲート絶縁膜２０、ゲート電極２１を形成する（図示せず）。
【００６０】
続いて、図８に示すように、全面上にフォトレジスト３６を塗布し、このフォトレジスト３６に露光および現像を行って、nMOSトランジスタとなる領域が露出する開口部３７を形成する。さらに、上記開口パターンを有するフォトレジスト３６をマスクとして、例えば、イオン打ち込み法を用いてリン（Ｐ）等のｎ型不純物をシリコン層１６中に打ち込み、熱拡散させて、ソース／ドレイン領域２２Ｎを形成する。
【００６１】
また、このイオン打ち込み法の工程の際に、例えば、印加電圧を高く選択する等によりソース／ドレイン領域２２Ｎの底が電歪層１５の上面となるようにすることも可能である。この場合、厚さＤ１は、上記第１の実施形態のシリコン層１６の厚さと同程度となる。
【００６２】
続いて、フォトレジスト３６を除去した後、上記ソース／ドレイン領域２２Ｎを形成した工程と同様の工程を用いて、ソース／ドレイン領域２２Ｐを形成する。
【００６３】
以後、周知の工程を用いて、スペーサ２３および絶縁層１７を形成し、図６に示す半導体装置を製造する。
【００６４】
この実施形態に係る半導体装置の製造方法によれば、上記第１の実施形態と同様の効果を得ることができる。
【００６５】
［第３の実施形態（シリコン層１６と電歪層１５との間に絶縁層が設けられた例）］
次に、この発明の第３の実施形態に係る半導体装置について、図９を用いて説明する。図９は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第２の実施形態と重複する部分の説明を省略する。
【００６６】
図示するように、絶縁層４１、コンタクト配線４３、４５が更に設けられている点で上記第２の実施形態に係る半導体装置と相違している。
【００６７】
絶縁層４１は、電歪層１５とシリコン層１６との間に設けられている。コンタクト配線４３は、絶縁層１７、ソース／ドレイン領域２２Ｎ、および絶縁層４１を貫通し、電歪層１５の表面上に設けられている。コンタクト配線４５は、絶縁層１７を貫通し、ソース／ドレイン領域２２Ｐの表面上に設けられている。また、素子分離として働く絶縁層１２は、シリコン層１６、絶縁層４１、および電歪層１５を貫通し、シリコン層１１中に達する深さとなるように設けられている。
【００６８】
コンタクト配線４３には、電源電圧Ｖss（＜電源電圧Ｖdd）が印加される。コンタクト配線４５には電源電位Ｖdd（＞基板電圧Ｖsub ）が印加される。
【００６９】
また、この絶縁層４１の厚さＤ３は、シリコン層１６の厚さＤ２に比べて、例えば、１／１０以下程度である。
【００７０】
動作については、上記第２の実施形態と同様であるので、詳細な説明を省略する。
【００７１】
上記のように、この実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置は、電歪層１５とシリコン層１６との間に絶縁層４１が設けられ、ソース／ドレイン領域２２Ｎ、２２Ｐがこの絶縁層４１上に接している。
【００７２】
そのため、ソース／ドレイン領域２２Ｎ、２２Ｐ中の不純物が拡散して、チャネル領域２４Ｎ、２４Ｐ間がショートすることを防止し、トランジスタＰ１、Ｎ１の誤作動を防止できる点で有利である。
【００７３】
そして、コンタクト配線４３は、絶縁層１７、ソース／ドレイン領域２２Ｎ、および絶縁層４１を貫通し、電歪層１５の表面上に設けられている。そのため、電歪層１５Ｎの表面に所望の電源電圧Ｖssを印加することができる。
【００７４】
次に、この実施形態に係る半導体装置の製造方法について、図９に示した半導体装置を例にあげて、図１０乃至図１３を用いて説明する。
【００７５】
図１０に示すように、上記第２の実施形態と同様の製造工程を用いて、シリコン層１１中にＮウェルn-wellを形成し、シリコン層１１上に電歪層１５を形成する。
【００７６】
一方、図１１に示すように、上記シリコン層１１とは別に、ｐ型のシリコン層１６を用意する。このシリコン層１６を、例えば、熱酸化してシリコン酸化膜（SiO２）を形成し、絶縁層４１を形成する。
【００７７】
続いて、図１２に示すように、上記絶縁層４１が形成されたシリコン層１６の裏面側と表面側を反転させて、電歪層１５上に絶縁層４１を貼り付ける。
【００７８】
続いて、図１３に示すように、シリコン層１６を、例えば、スマートカット法やＣＭＰ法等を用いて、シリコン層１６の厚さがＤ２程度となるように削る。
【００７９】
以後、周知の工程を用いて、シリコン層１６上にトランジスタＮ１、Ｐ１、コンタクト配線４３、４５等を形成し、図９に示す半導体装置を製造する。
【００８０】
上記のような製造方法によれば、上記第１の実施形態と同様の効果が得られる。
【００８１】
［第４の実施形態（ウェル電圧Ｖss、Ｖddと基板電圧Ｖsubを制御する例）］
次に、この発明の第４の実施形態に係る半導体装置について、図１４を用いて説明する。図１４は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００８２】
図示するように、この実施形態に係る半導体装置は、シリコン層１１中にＮウェル３５が設けられていない点で、上記第１の実施形態に係る半導体装置と相違している。
【００８３】
そして、シリコン層１１に基板電圧Ｖsubを印加する際に、Ｖss＜Ｖsub＜Ｖddなる条件を満たすように、基板電圧Ｖsubを印加する。
【００８４】
上記のように、この実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、必要に応じてこのような構成をとることも可能である。
【００８５】
製造方法に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略するが、上記Ｎウェル３５を形成する必要がないため、製造工程を簡略化でき、製造コストを低減できる点で有利である。
【００８６】
尚、上記第１乃至第４の実施形態では、シリコン層１１、１６を一例として示した。しかし、シリコン層１１、１６等の半導体層に限らず、例えば、ゲルマニウム（SiGe）等の化合物半導体やシリコン基板等を適用することも可能である。上記化合物半導体を含む半導体層を用いた場合には、さらに電子又はホールの移動度を向上できる点で有利である。また、半導体層に対してより高い温度を適用できるという熱的な製造上のメリットもある。
【００８７】
また、上記第１乃至第４の実施形態においては、シリコン層１６／電歪層１５／シリコン層１１なる支持基板を形成した後、トランジスタＮ１、Ｐ１を形成する製造方法を一例として示した。しかし、シリコン層１６上にトランジスタＮ１、Ｐ１を形成した後、シリコン層１６の裏面側に電歪層１５／シリコン層１１を上記同様の工程により貼り付けることも可能である。
【００８８】
さらに、支持基板は、シリコン層１６／電歪層１５／シリコン層１１なる三層構造をその一例として示した。しかし、シリコン層１１を電歪層１５の裏面上まで削って除去し、シリコン層１６／電歪層１５なる二層構造を備えた支持基板とすることも可能である。この場合は、シリコン層１１の専有面積を省くことができるため、微細化に対して有利である。
【００８９】
以上、第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】この発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】圧電材料の単位長さあたりの伸び／縮みする変異を示す図。
【図３】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図６】この発明の第２の実施形態に係る半導体装置を示す断面図。
【図７】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】この発明の第３の実施形態に係る半導体装置を示す断面図。
【図１０】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】この発明の第４の実施形態に係る半導体装置を示す断面図。
【符号の説明】
【００９１】
１１、１６…半導体基板、１５…電歪層、Ｎ１…nMOSトランジスタ、Ｐ１…pMOSトランジスタ、２４Ｎ、２４Ｐ…チャネル領域、２５…圧縮応力、２６…引っ張り応力。
【技術分野】
【０００１】
この発明は、例えば、半導体層に応力を加えることにより、電子又はホールの移動度を変化させたMOSトランジスタを備える半導体装置等に関する。
【背景技術】
【０００２】
従来、MOSトランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）が設けられた基板（または半導体層）に応力を加えると、電子又はホールの移動度が向上することが知られている。
【０００３】
nMOSトランジスタの場合では、チャネル方向に引っ張り応力を加えることで、電子の移動度が向上する。例えば、シリコン基板上にライナーシリコン窒化膜（SiN）を堆積し、外部から基板に応力を加える半導体装置がある（例えば、非特許文献１参照）。しかし、かかる構成では、基板に引っ張り応力しか印加することができない。そのため、nMOSトランジスタにしか効果が得られない。
【０００４】
一方、pMOSトランジスタの場合では、チャネル方向に圧縮応力を加えることで、ホールの移動度が向上する。例えば、トランジスタのソース／ドレイン領域をエッチングして溝を形成し、この溝内にシリコンゲルマ（SiGe）をエピタキシャル成長させて埋め込み、基板に応力を加える半導体装置がある（例えば、非特許文献２参照）。しかし、かかる構成では、基板に圧縮応力しか印加することができない。そのため、pMOSトランジスタにしか効果が得られない。
【０００５】
さらに、nMOS、pMOSトランジスタにも応力を加えることができる一例として、いわゆる歪みシリコン（Si）基板を使用する半導体装置がある（例えば、非特許文献３参照）。この半導体装置では、シリコン基板上にエピタキシャル成長させたシリコンゲルマ（SiGe）層を形成する。そして、シリコンゲルマの格子定数がシリコンよりも大きいことを利用して、シリコン基板に応力を加えている。
【０００６】
しかし、この半導体装置では、シリコンゲルマによって常にシリコン基板に応力が加えられその応力を開放させるために、シリコン基板に欠陥が生じている。この欠陥密度は、例えば、１Ｅ５ヶ／ｃｍ２以上である。このような欠陥が空乏層中に存在すると、この欠陥が生成電流の中心となって、接合リーク電流が発生するという問題がある。
【０００７】
さらに、上記シリコンゲルマを形成する際に必要なゲルマ二ウム（Ge）の濃度は、２０％程度が一般的であるが、この場合はnMOSにしか効果が得られない。pMOSでも同様な効果を期待する場合、ゲルマニウム（Ge）の濃度を３０％以上にする必要がある。しかし、これでは、シリコンゲルマ（SiGe）層上に成長可能なシリコン（Si）層の膜厚が１０ｎｍ以下になり、p型のMOSFETを形成することが困難である。そのため、応力が加えられたnMOS、pMOSトランジスタを同一基板上で製造しようとすると、不良素子が増加して、ＬＳＩの歩留まりが低下するという問題がある。
【０００８】
上記のように、従来の半導体装置では、常に半導体基板に応力が加えられているため、基板に欠陥が生じて接合リーク電流が発生するという問題があった。
【非特許文献１】S. Thompson et al, “A 90 nm Logic Technology Featuring 50nm Strained Silicon Channel Transistors, 7 layers of Cu Interconnects, Low k ILD, and 1 um2 SRAM Cell,” IEDM Tech. Dig., 2002, pp.61-64
【非特許文献２】T. Ghani et al., “A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors,” IEDM Tech. Dig., 2003, pp.978-980
【非特許文献３】J.L. Hoyt et al., “Strained Silicon MOSFET Technology,” IEDM Tech. Dig., 2002, pp.23-26
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、第１半導体層と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタと、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層とを具備する半導体装置を提供できる。
【発明の効果】
【００１１】
この発明によれば、電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面図である。
【００１４】
図示するように、ｐ型シリコン層１１上に電歪層１５が設けられ、電歪層１５上にｐ型シリコン層１６が設けられている。シリコン層１６および電歪層１５を貫通して絶縁層１２が設けられ、素子分離領域を形成している。そして、シリコン層１６上の素子領域に、nMOSトランジスタＮ１およびpMOSトランジスタＰ１が設けられ、このトランジスタＮ１上、Ｐ１上を覆うように絶縁層１７が設けられている。
【００１５】
nMOSトランジスタＮ１は、シリコン層１６上に設けられたゲート絶縁膜２０、ゲート絶縁膜２０上に設けられたゲート電極２１、シリコン層１６中にゲート電極２１を挟むように隔離して設けられたソース／ドレイン領域２２Ｎ、ゲート電極２２の側壁に設けられたスペーサ２３を備えている。
【００１６】
pMOSトランジスタＰ１は、シリコン層１６上に設けられたゲート絶縁膜２０、ゲート絶縁膜２０上に設けられたゲート電極２１、シリコン層１６中にゲート電極２１を挟むように隔離して設けられたソース／ドレイン領域２２Ｐ、ゲート電極２２の側壁に設けられたスペーサ２３を備えている。
【００１７】
ここで、電歪層１５は、圧電材料により形成されている。この圧電材料は、外部から印加された電界に対して歪を起こす、いわゆる圧電効果を発生する。そのため、この圧電材料により形成された膜の膜面垂直方向に電界を印加すると、この電界方向と垂直な方向（チャネル長方向）に伸び／縮みするという性質を有する。よって、電歪層１５は、トランジスタＮ１、Ｐ１が設けられる側の膜面と、この膜面と対向する裏面と間に印加された電圧により、チャネル長方向に沿って伸び／縮みする。圧電材料は、例えば、ＰＺＴ（PbZrxTi1-xO3）、窒化アルミ二ウム（AlN）、酸化亜鉛（ZnO）等、強誘電体材料等であることが望ましい。
【００１８】
図２を用いて、上記それぞれの材料の単位長さあたりの伸び／縮みする変異を説明する。図２中の実線３１、３２、３３はそれぞれ、ＰＺＴ、窒化アルミニウム、酸化亜鉛の変異を示している。
【００１９】
図示するように、伸び／縮みの変異は、ＰＺＴが最も大きく効果的である。しかし、ＰＺＴは、一般的に熱に弱く、製造工程に熱的制限（例えば、６００℃程度以下）が生じ得る。そこで、必要に応じて、熱的制限が少ないその他の窒化アルミ二ウム等を選択してもよい。
【００２０】
＜動作＞
次に、動作について説明する。まず、pMOSトランジスタＰ１の動作について説明する。図示する構造では、電歪層１５がトランジスタＰ１のソース／ドレイン２２Ｐに接していない。そこで、ウェル領域１６Ｐに電位を印加し、ウェル領域１６Ｐは電源電圧Ｖdd保たれる。さらに、シリコン層１１に基板電圧Ｖsub（この場合は接地電位ＶGND）が印加される。そのため、トランジスタＰ１側の電歪層１５Ｐは、上部に電源電圧Ｖdd、下部に接地電圧ＶGND（ＶGND ＜Ｖdd）が印加され、電歪層１５Ｐは、この電界方向と垂直なチャネル長方向に沿って圧縮する。結果、この電歪層１５Ｐに引っ張られて、トランジスタＰ１のチャネル領域２４Ｐには圧縮応力が加えられる。
【００２１】
ドレイン領域２２Ｐおよびゲート電極２１に所望の電圧を印加することにより、このトランジスタＰ１はオンとなる。
【００２２】
nMOSトランジスタＮ１についても同様に、シリコン層１１に基板電圧ＶGNDを印加するが、電歪層１５とシリコン層１１との間には、シリコン層１１と反対導電型（この場合はＮ型）のｎウェル領域３５（nwell）が形成されている。このｎウェル領域３５には、電源電圧Ｖddを印加する。一方、トランジスタＮ１のウェル領域１６Ｎは、接地電圧ＶGNDに保たれる。よってトランジスタＮ１側の電歪層１５Ｎの上部には接地電圧ＶGND、下部には電源電圧Ｖddが印加され、上記トランジスタＰ１とは逆向きの電界を印加する。結果、この電歪層１５Ｎに引っ張られて、トランジスタＮ１のチャネル領域２４Ｎには引っ張り応力が加えられる。
【００２３】
ドレイン領域２２Ｎおよびゲート電極２１に所望の電圧を印加することにより、このトランジスタＮ１はオンとなる。
【００２４】
上記のように、この実施形態に係る半導体装置によれば、下記（１）乃至（４）に示す効果が得られる。
【００２５】
（１）半導体基板の欠陥を防止でき、接合リーク電流を低減できる。
【００２６】
上記のように、トランジスタＰ１、Ｎ１には、半導体層１６にあらかじめ応力を加え、歪みを持たせる必要がなく、動作時に必要な応力を加えることができる。そのため、例えば、従来のSiGe仮想基板を用いて格子歪みを利用した基板等で発生する欠陥や、それに伴う接合リーク電流の増大を抑制することができる。
【００２７】
（２）トランジスタＰ１、Ｎ１の電子又はホールの移動度を向上できる。
【００２８】
半導体層１１、１６との間に、電歪層１５が設けられ、シリコン層１６上にpMOSトランジスタＰ１、nMOSトランジスタＮ１が設けられている。さらに、シリコン層１１に接地電位ＶGNDを印加し、トランジスタＰ１のウェル領域１６Ｐに電源電圧Ｖddを印加することによって、電歪層１５Ｐに引っ張られたチャネル領域２４Ｐには圧縮応力を加えることができる。
【００２９】
そのため、トランジスタＰ１のホールの移動度を向上することができる。
【００３０】
また、シリコン層１１に接地電圧ＶGNDを印加し、シリコン層１１内のトランジスタＮ１下に形成されたnwell領域３５に電源電圧Ｖdd、トランジスタＮ１のwell領域１６Ｎに接地電圧ＶGND（＝Ｖss）を印加すると、トランジスタＮ１側の電歪層１５Ｎはこの電界方向と垂直なチャネル長方向に沿って引っ張られる。この電歪層１５Ｎに引っ張られて、トランジスタＮ１のチャネル領域２４Ｎには引っ張り応力が加えられる。
【００３１】
そのため、チャネル領域２４Ｎのシリコンの原子間隔が増大し電子の有効質量が小さくなって、トランジスタＮ１の電子の移動度を向上することができる。
【００３２】
（３）同一基板上のｐ型およびｎ型トランジスタにふさわしい方向の応力を加えることができる。
【００３３】
上記のように、電歪層１５に印加する電界の向きにより、pMOSトランジスタに圧縮応力を加え、nMOSトランジスタに引っ張り応力を加えることができる。
【００３４】
そのため、同一半導体層１６上のｐ型およびｎ型トランジスタそれぞれに対して、ふさわしい方向の応力を加えることができ、例えば、いわゆるCMOSインバータ回路等に容易に適用可能である。また、ｎMOSトランジスタとｐMOSトランジスタをそれぞれ別々の構造にすることなく、電圧のかけ方によって反対の応力を加えることができるので製造工程を簡略化することができ、製造コストを低減することができる。
【００３５】
（４）微細化に対して有利である。
【００３６】
ｐ型およびｎ型トランジスタに対して一つの電歪層１５により引っ張り応力または圧縮応力を加えることができる。そのため、例えば、ｐ型、ｎ型トランジスタに対応して絶縁膜の種類等を変える必要がない。また、電源電圧、well電圧等の動作電源を利用するため、電歪層１５を伸び／縮みさせるための特別な電圧を用意する必要がない。
【００３７】
そのため、微細化に対して有利である。
【００３８】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について説明する。
【００３９】
まず、図３に示すように、ｐ型シリコン基板（Si wafer）１１中に、例えば、イオン打ち込み法によってリン（Ｐ）等のｎ型不純物を打ち込み、熱拡散させて、ｎウェル（ｎ−well）領域３５を形成する。
【００４０】
続いて、上記シリコン層１１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ＰＺＴ（PbZrxTi1-xO3）等を堆積形成して、電歪層１５を形成する。
【００４１】
続いて、図４に示すように、電歪層１５上に、別に用意されたｐ型シリコン層１６を貼り付ける。
【００４２】
続いて、図５に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法、またはスマートカット（Smart-cut ）法等を用いて、シリコン層１６の厚さを薄くして所定の厚さに形成する。
【００４３】
続いて、周知の工程を用いてシリコン層１６、電歪層１５を貫通する絶縁層１２を形成する。さらに、シリコン層１６上に周知の工程を用いて、ゲート絶縁膜２０、ゲート電極２１を形成する。
【００４４】
その後、全面上にフォトレジスト３６を塗布し、このフォトレジスト３６に露光および現像を行って、nMOSトランジスタとなる領域が露出する開口部３７を形成する。さらに、上記開口パターンを有するフォトレジスト３６をマスクとして、例えば、イオン打ち込み法を用いてリン（Ｐ）等のｎ型不純物をシリコン層１６中に打ち込み、熱拡散させて、ソース／ドレイン領域２２Ｎを形成する。
【００４５】
続いて、フォトレジスト３６を除去した後、上記ソース／ドレイン領域２２Ｎを形成した工程と同様の工程を用いて、ソース／ドレイン領域２２Ｓを形成する。
【００４６】
以後、周知の工程を用いて、スペーサ２３および絶縁層１７を形成し、図１に示す半導体装置を製造する。
【００４７】
上記のように、この実施形態に係る半導体装置の製造方法によれば、nMOS、pMOSトランジスタＮ１、Ｐ１を同一半導体層１６上で製造した場合であっても、応力を加えるための外部からの膜厚や不純物濃度による制限がない。その結果、不良素子の発生を低減でき、ＬＳＩの歩留まりを向上できる点で有利である。
【００４８】
また、このシリコン層１６／電歪層１５／シリコン層１１による支持基板の構成は、いわゆるＳＯＩ（Silicon On Insulater）構造において、絶縁膜層を電歪層１５に置き換えたような構造である。そのため、ＳＯＩ構造と同様の製造工程を必要に応じて用いることができる。
【００４９】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図６を用いて説明する。図６は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００５０】
図示するように、半導体層１６の厚さＤ１は、上記第１の実施形態に係る層１６の厚さよりも薄く設けられている。さらに、ソース／ドレイン領域２２Ｎ、２２Ｐの底が電歪層１５の上面に位置している。換言すれば、ソース／ドレイン領域２２Ｎ、２２Ｐの深さはＤ１程度である。
【００５１】
上記のように、ソース／ドレイン領域２２Ｎ、２２Ｐの底が電歪層１５の上面に接している。そのため、電歪層１５Ｎ、１５Ｐの上面にはウェルを介してではなくソース／ドレイン領域２２Ｐ、２２Ｎから直接電圧が与えられる。
【００５２】
即ち、電歪層１５Ｐの上面には、トランジスタＰ１の動作時に発生するソース電圧またはドレイン電圧Ｖddが印加される。一方、電歪層１５Ｐの下面には、基板電圧ＶGND （＜Ｖdd）が印加される。そのため、チャネル領域２４Ｐに所望の圧縮応力が加えられる。
【００５３】
電歪層１５Ｎの上面には、トランジスタＮ１の動作時に発生するソース電圧またはドレイン電圧Ｖss（ここでは、接地電圧ＶGND ）が印加される。一方、電歪層１５Ｎの下面には、電源電圧Ｖdd（＞ＶGND ）が印加される。そのため、チャネル領域２４Ｎに所望の引っ張り応力が加えられる。
【００５４】
この実施形態に係る構成によれば、上記第１の実施形態において示した（１）乃至（４）と同様の効果が得られる。
【００５５】
さらに、上記のように、電歪層１５Ｐ、１５Ｎに印加する電圧はwellを介してではなくソース／ドレイン領域２２Ｎ、２２Ｐから直接与えられるため、well電位を供給する端子を形成する必要がない。そのため、素子構造を簡便にできる点で有利である。
【００５６】
次に、この実施形態に係る半導体装置の製造方法について説明する。
【００５７】
まず、上記第１の実施形態と同様の工程を用いて、シリコン層１１上に電歪層１５を形成し、電歪層１５上にシリコン層１６を形成する。
【００５８】
続いて、図７に示すように、例えば、ＣＭＰ法またはスマートカット法等を用いて、シリコン層１６の厚さを厚さＤ１程度に形成する。この工程の際には、時間等の反応条件を選択することによって、厚さＤ１を上記第１の実施形態のシリコン層１６の厚さよりも薄くなるように形成する。
【００５９】
続いて、周知の工程を用いてシリコン層１６、電歪層１５を貫通する絶縁層１２を形成する。さらに、シリコン層１６上に周知の工程を用いて、ゲート絶縁膜２０、ゲート電極２１を形成する（図示せず）。
【００６０】
続いて、図８に示すように、全面上にフォトレジスト３６を塗布し、このフォトレジスト３６に露光および現像を行って、nMOSトランジスタとなる領域が露出する開口部３７を形成する。さらに、上記開口パターンを有するフォトレジスト３６をマスクとして、例えば、イオン打ち込み法を用いてリン（Ｐ）等のｎ型不純物をシリコン層１６中に打ち込み、熱拡散させて、ソース／ドレイン領域２２Ｎを形成する。
【００６１】
また、このイオン打ち込み法の工程の際に、例えば、印加電圧を高く選択する等によりソース／ドレイン領域２２Ｎの底が電歪層１５の上面となるようにすることも可能である。この場合、厚さＤ１は、上記第１の実施形態のシリコン層１６の厚さと同程度となる。
【００６２】
続いて、フォトレジスト３６を除去した後、上記ソース／ドレイン領域２２Ｎを形成した工程と同様の工程を用いて、ソース／ドレイン領域２２Ｐを形成する。
【００６３】
以後、周知の工程を用いて、スペーサ２３および絶縁層１７を形成し、図６に示す半導体装置を製造する。
【００６４】
この実施形態に係る半導体装置の製造方法によれば、上記第１の実施形態と同様の効果を得ることができる。
【００６５】
［第３の実施形態（シリコン層１６と電歪層１５との間に絶縁層が設けられた例）］
次に、この発明の第３の実施形態に係る半導体装置について、図９を用いて説明する。図９は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第２の実施形態と重複する部分の説明を省略する。
【００６６】
図示するように、絶縁層４１、コンタクト配線４３、４５が更に設けられている点で上記第２の実施形態に係る半導体装置と相違している。
【００６７】
絶縁層４１は、電歪層１５とシリコン層１６との間に設けられている。コンタクト配線４３は、絶縁層１７、ソース／ドレイン領域２２Ｎ、および絶縁層４１を貫通し、電歪層１５の表面上に設けられている。コンタクト配線４５は、絶縁層１７を貫通し、ソース／ドレイン領域２２Ｐの表面上に設けられている。また、素子分離として働く絶縁層１２は、シリコン層１６、絶縁層４１、および電歪層１５を貫通し、シリコン層１１中に達する深さとなるように設けられている。
【００６８】
コンタクト配線４３には、電源電圧Ｖss（＜電源電圧Ｖdd）が印加される。コンタクト配線４５には電源電位Ｖdd（＞基板電圧Ｖsub ）が印加される。
【００６９】
また、この絶縁層４１の厚さＤ３は、シリコン層１６の厚さＤ２に比べて、例えば、１／１０以下程度である。
【００７０】
動作については、上記第２の実施形態と同様であるので、詳細な説明を省略する。
【００７１】
上記のように、この実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置は、電歪層１５とシリコン層１６との間に絶縁層４１が設けられ、ソース／ドレイン領域２２Ｎ、２２Ｐがこの絶縁層４１上に接している。
【００７２】
そのため、ソース／ドレイン領域２２Ｎ、２２Ｐ中の不純物が拡散して、チャネル領域２４Ｎ、２４Ｐ間がショートすることを防止し、トランジスタＰ１、Ｎ１の誤作動を防止できる点で有利である。
【００７３】
そして、コンタクト配線４３は、絶縁層１７、ソース／ドレイン領域２２Ｎ、および絶縁層４１を貫通し、電歪層１５の表面上に設けられている。そのため、電歪層１５Ｎの表面に所望の電源電圧Ｖssを印加することができる。
【００７４】
次に、この実施形態に係る半導体装置の製造方法について、図９に示した半導体装置を例にあげて、図１０乃至図１３を用いて説明する。
【００７５】
図１０に示すように、上記第２の実施形態と同様の製造工程を用いて、シリコン層１１中にＮウェルn-wellを形成し、シリコン層１１上に電歪層１５を形成する。
【００７６】
一方、図１１に示すように、上記シリコン層１１とは別に、ｐ型のシリコン層１６を用意する。このシリコン層１６を、例えば、熱酸化してシリコン酸化膜（SiO２）を形成し、絶縁層４１を形成する。
【００７７】
続いて、図１２に示すように、上記絶縁層４１が形成されたシリコン層１６の裏面側と表面側を反転させて、電歪層１５上に絶縁層４１を貼り付ける。
【００７８】
続いて、図１３に示すように、シリコン層１６を、例えば、スマートカット法やＣＭＰ法等を用いて、シリコン層１６の厚さがＤ２程度となるように削る。
【００７９】
以後、周知の工程を用いて、シリコン層１６上にトランジスタＮ１、Ｐ１、コンタクト配線４３、４５等を形成し、図９に示す半導体装置を製造する。
【００８０】
上記のような製造方法によれば、上記第１の実施形態と同様の効果が得られる。
【００８１】
［第４の実施形態（ウェル電圧Ｖss、Ｖddと基板電圧Ｖsubを制御する例）］
次に、この発明の第４の実施形態に係る半導体装置について、図１４を用いて説明する。図１４は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００８２】
図示するように、この実施形態に係る半導体装置は、シリコン層１１中にＮウェル３５が設けられていない点で、上記第１の実施形態に係る半導体装置と相違している。
【００８３】
そして、シリコン層１１に基板電圧Ｖsubを印加する際に、Ｖss＜Ｖsub＜Ｖddなる条件を満たすように、基板電圧Ｖsubを印加する。
【００８４】
上記のように、この実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、必要に応じてこのような構成をとることも可能である。
【００８５】
製造方法に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略するが、上記Ｎウェル３５を形成する必要がないため、製造工程を簡略化でき、製造コストを低減できる点で有利である。
【００８６】
尚、上記第１乃至第４の実施形態では、シリコン層１１、１６を一例として示した。しかし、シリコン層１１、１６等の半導体層に限らず、例えば、ゲルマニウム（SiGe）等の化合物半導体やシリコン基板等を適用することも可能である。上記化合物半導体を含む半導体層を用いた場合には、さらに電子又はホールの移動度を向上できる点で有利である。また、半導体層に対してより高い温度を適用できるという熱的な製造上のメリットもある。
【００８７】
また、上記第１乃至第４の実施形態においては、シリコン層１６／電歪層１５／シリコン層１１なる支持基板を形成した後、トランジスタＮ１、Ｐ１を形成する製造方法を一例として示した。しかし、シリコン層１６上にトランジスタＮ１、Ｐ１を形成した後、シリコン層１６の裏面側に電歪層１５／シリコン層１１を上記同様の工程により貼り付けることも可能である。
【００８８】
さらに、支持基板は、シリコン層１６／電歪層１５／シリコン層１１なる三層構造をその一例として示した。しかし、シリコン層１１を電歪層１５の裏面上まで削って除去し、シリコン層１６／電歪層１５なる二層構造を備えた支持基板とすることも可能である。この場合は、シリコン層１１の専有面積を省くことができるため、微細化に対して有利である。
【００８９】
以上、第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】この発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】圧電材料の単位長さあたりの伸び／縮みする変異を示す図。
【図３】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図６】この発明の第２の実施形態に係る半導体装置を示す断面図。
【図７】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】この発明の第３の実施形態に係る半導体装置を示す断面図。
【図１０】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】この発明の第４の実施形態に係る半導体装置を示す断面図。
【符号の説明】
【００９１】
１１、１６…半導体基板、１５…電歪層、Ｎ１…nMOSトランジスタ、Ｐ１…pMOSトランジスタ、２４Ｎ、２４Ｐ…チャネル領域、２５…圧縮応力、２６…引っ張り応力。
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタと、
前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１半導体層の主表面領域中に設けられ、動作時に前記電歪層からチャネル領域に、チャネル長方向に沿って前記第１の応力と逆方向の第２の応力が加えられる第２導電型の第２絶縁ゲート型電界効果トランジスタを更に具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電歪層は、表面に垂直な方向にそれぞれ互いに逆方向の電界が印加されることにより前記第１、第２絶縁ゲート型電荷効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力または前記第２の応力を加えること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１、第２絶縁ゲート型電荷効果トランジスタは、前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟むように前記第１半導体層中に隔離して設けられ底部が前記電歪層と接するソースおよびドレインとを備え、
前記第１半導体層とともに前記電歪層を挟んで設けられる第２半導体層を更に具備し、
前記第２半導体層に印加される電圧と前記第１絶縁ゲート型電界効果トランジスタのソース電圧またはドレイン電圧との電圧差によって、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力を加え、
前記第２半導体層中に設けられたウェル領域に印加される電圧と前記第２絶縁ゲート型電界効果トランジスタのソース電圧またはドレイン電圧との電圧差によって、前記第２絶縁ゲート型電界効果トランジスタのチャネル領域に第１絶縁ゲート型電界効果トランジスタとは逆方向の、チャネル長方向に沿った第２の応力を加えること
を特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１、第２絶縁ゲート型電荷効果トランジスタは、前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟むように前記第１半導体層中に隔離して設けられたソースおよびドレインとを備え、
前記第１半導体層とともに前記電歪層を挟んで設けられる第２半導体層を更に具備し、
第１半導体層に印加される電圧と前記第２半導体層に印加される電圧との電圧差によって、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力を加え、
前記第１半導体層に印加される電圧と前記第２半導体層中に設けられたウェル領域に印加される電圧との電圧差によって、前記第２絶縁ゲート型電界効果トランジスタのチャネル領域に第１絶縁ゲート型電界効果トランジスタとは逆方向の、チャネル長方向に沿った前記第２の応力を加えること
を特徴とする請求項２又は３に記載の半導体装置。
【請求項１】
第１半導体層と、
前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタと、
前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１半導体層の主表面領域中に設けられ、動作時に前記電歪層からチャネル領域に、チャネル長方向に沿って前記第１の応力と逆方向の第２の応力が加えられる第２導電型の第２絶縁ゲート型電界効果トランジスタを更に具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電歪層は、表面に垂直な方向にそれぞれ互いに逆方向の電界が印加されることにより前記第１、第２絶縁ゲート型電荷効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力または前記第２の応力を加えること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１、第２絶縁ゲート型電荷効果トランジスタは、前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟むように前記第１半導体層中に隔離して設けられ底部が前記電歪層と接するソースおよびドレインとを備え、
前記第１半導体層とともに前記電歪層を挟んで設けられる第２半導体層を更に具備し、
前記第２半導体層に印加される電圧と前記第１絶縁ゲート型電界効果トランジスタのソース電圧またはドレイン電圧との電圧差によって、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力を加え、
前記第２半導体層中に設けられたウェル領域に印加される電圧と前記第２絶縁ゲート型電界効果トランジスタのソース電圧またはドレイン電圧との電圧差によって、前記第２絶縁ゲート型電界効果トランジスタのチャネル領域に第１絶縁ゲート型電界効果トランジスタとは逆方向の、チャネル長方向に沿った第２の応力を加えること
を特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１、第２絶縁ゲート型電荷効果トランジスタは、前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟むように前記第１半導体層中に隔離して設けられたソースおよびドレインとを備え、
前記第１半導体層とともに前記電歪層を挟んで設けられる第２半導体層を更に具備し、
第１半導体層に印加される電圧と前記第２半導体層に印加される電圧との電圧差によって、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域にチャネル長方向に沿って前記第１の応力を加え、
前記第１半導体層に印加される電圧と前記第２半導体層中に設けられたウェル領域に印加される電圧との電圧差によって、前記第２絶縁ゲート型電界効果トランジスタのチャネル領域に第１絶縁ゲート型電界効果トランジスタとは逆方向の、チャネル長方向に沿った前記第２の応力を加えること
を特徴とする請求項２又は３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−３３９２４３（Ｐ２００６−３３９２４３Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−１５９４１９（Ｐ２００５−１５９４１９）
【出願日】平成１７年５月３１日（２００５．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１７年５月３１日（２００５．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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