【課題】ファセットチャンネルを有する半導体素子を提供し、その製造方法をも提供する。
【解決手段】半導体素子は第１及び第２活性領域を有する半導体基板を備える。前記第１及び第２活性領域はそれぞれ第１及び第２主表面を有し、前記第１及び第２主表面は第１結晶方位を有する。前記第２主表面から成長したファセットエピタキシャル半導体構造が提供される。前記ファセットエピタキシャル半導体構造は第２結晶方位を有する少なくとも１つのファセットを備える。前記第１主表面及び前記ファセットエピタキシャル半導体構造上にゲート誘電層が提供される。前記第１主表面上の前記ゲート誘電層上に第１ゲート電極が配置され、前記ファセットエピタキシャル半導体構造上の前記ゲート誘電層上に第２ゲート電極が配置される。また、前記半導体素子の製造方法をも提供する。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方のオン電流を更に向上させて、かつ製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜およびゲート電極からなりゲート電極側壁絶縁膜を有していない第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えていることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】活性領域、素子分離領域の寸法を変更することなく、ｎチャネルトランジスタ形成領域およびｐチャネルトランジスタ形成領域の駆動電流をともに増加させる。
【解決手段】素子分離領域ＩＳにより区画されて配置されたｎチャネルトランジスタＱｎの形成領域とｐチャネルトランジスタＱｐの形成領域とを有し、ｎチャネルトランジスタＱｎの形成領域においてそのコンタクトプラグＣＰに起因する応力とｐチャネルトランジスタＱｐの形成領域においてそのコンタクトプラグＣＰに起因する応力とが互いに異なる状態に構成されている。この構成により、活性領域Ａ、素子分離領域ＩＳの寸法を変更することなく、ｎチャネルトランジスタＱｎとｐチャネルトランジスタＱｐの駆動電流をともに増加させることができる。 （もっと読む）

【課題】同一半導体基板上に形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタにおける移動度を向上させることができる半導体装置を提供する。
【解決手段】面方位（００１）のｎ型ウェル領域１３には、ソース領域１４及びドレイン領域１５が離隔して形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３上にはゲート絶縁膜１６が形成され、ゲート絶縁膜１６上にはゲート電極１７が形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３に形成されるチャネル領域のチャネル長方向は、ｎ型ウェル領域１３の方位＜１００＞に設定され、チャネル長方向には引っ張り応力が発生している。 （もっと読む）

【課題】 応力蓄積絶縁膜の製造方法及び半導体装置に関し、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高める。
【解決手段】 少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜する。 （もっと読む）

【課題】 キャリア移動度を向上させるＭＯＳトランジスタを提供する。
【解決手段】 半導体装置は、半導体基板１３と、前記半導体基板に形成され、活性領域１１、１２を分離するトレンチ１４の内壁に形成された絶縁膜１５と、前記絶縁膜上に形成されたシリコン窒化膜１６と、前記トレンチ内に埋設されたシリコン酸化膜１８とを具備し、前記シリコン窒化膜１６の少なくとも一部分は結晶構造が破壊されて応力制御している。 （もっと読む）

トランジスタ（１０）は、半導体基板（１４）を使用し、そして制御電極（４９）を半導体基板の上に形成することにより形成される。第１電流電極（７０）は半導体基板の内部に、かつ制御電極に隣接して形成される。第１電流電極は所定の第１半導体材料を有する。第２電流電極（８４）は半導体基板の内部に、かつ制御電極に隣接して形成され、これによりチャネル（２６）が半導体基板の内部に形成される。第２電流電極は、所定の第１半導体材料とは異なる所定の第２半導体材料を有する。所定の第１半導体材料は第１電流電極のバンドギャップエネルギーを最適化するように選択され、そして所定の第２半導体材料はチャネルの歪みを最適化するように選択される。
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【課題】 相補型半導体装置の電流駆動能力を向上させる。
【解決手段】 シリコン基板１１に素子分離１２を形成し、ｐ型ウェル１３とｎ型ウェル１４を形成する。ＮＭＩＳ領域及びＰＭＩＳ領域のシリコン基板１１上にゲート絶縁膜１５を介してゲート電極１６を形成する。ｎ型及びｐ型エクステンション領域１７，１８を形成した後、ゲート電極１６側壁にサイドウォール１９を形成し、ｎ型及びｐ型ソース／ドレイン領域２１，２２を形成する。酸化防止膜２３上にシリコン膜２４を形成し、該シリコン膜２４を熱酸化により体積膨張させてシリコン酸化膜２５を形成する。シリコン酸化膜２５をパターニングして、ＮＭＩＳ領域のゲート電極１６上及びＰＭＩＳ領域のｐ型ソース／ドレイン領域２２上に圧縮応力誘起膜２５ａ，２５ｂを形成する。 （もっと読む）

【課題】ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴにおけるキャリアのモビリティーの向上を図ること。
【解決手段】ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴを具備する半導体装置であって、ｎＭＩＳＦＥＴは、第１のゲート電極１４ｂと、この第１のゲート電極の側面に形成された圧縮応力を有する第１のスペーサ１５を具備し、ｐＭＩＳＦＥＴは、第２のゲート電極１４ａと、この第２のゲート電極の側面に形成された圧縮応力が第１のスペーサ１５より小さい第２のスペーサ１６とを具備してなる。 （もっと読む）

【課題】 ジャンクション領域にシード又は結晶粒境界が形成されないように、キャッピング層をパターニングして結晶化することにより、薄膜トランジスターの素子特性を向上させて均一な値を得ることができる薄膜トランジスター及びその製造方法を提供する。
【解決手段】 本発明による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層を結晶化してパターニングして半導体層パターンを形成段階と、前記半導体層パターン上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、を含み、前記半導体層パターン内にはシード又は結晶粒境界が存在するが、ジャンクション領域にはシード又は結晶粒境界が存在しないことを特徴とする。 （もっと読む）

分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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【課題】 半導体デバイスおよび半導体デバイスの製造方法を提供する。
【解決手段】 半導体デバイスはｐＦＥＴおよびｎＦＥＴのためのチャネルを含む。ＳｉＧｅ層はｐＦＥＴチャネルのソースおよびドレイン領域に選択的に成長され、Ｓｉ：Ｃ層はｎＦＥＴチャネルのソースおよびドレイン領域に選択的に成長される。ＳｉＧｅ層およびＳｉ：Ｃ層は、下に位置するＳｉ層の格子ネットワークに一致して応力成分を生成する。１つの実施形態では、これによって、ｐＦＥＴチャネルでは圧縮成分が引き起こされ、ｎＦＥＴでは引張成分が引き起こされる。 （もっと読む）

【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）