格子不整合のソースおよびドレイン領域を有する歪み半導体CMOSトランジスタを有する集積回路および製作方法
【課題】 p型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)を有する集積回路を提供することにある。
【解決手段】 第1の歪みは、NFETではなくPFETのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してNFETではなくPFETのチャネル領域に加えられる。PFETおよびNFETを形成するプロセスが提供される。PFETのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するPFETのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。
【解決手段】 第1の歪みは、NFETではなくPFETのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してNFETではなくPFETのチャネル領域に加えられる。PFETおよびNFETを形成するプロセスが提供される。PFETのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するPFETのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路の製作に関し、より具体的には、格子不整合(lattice-mismatched)のソース領域およびドレイン領域を有する歪み半導体相補型金属酸化膜半導体(CMOS)トランジスタを形成する装置(集積回路)および方法に関する。
【背景技術】
【0002】
理論的研究および経験的研究のいずれでも、トランジスタの伝導チャネルに歪みが加えられると、トランジスタによる担体(キャリア)移動度が大幅に増加することが立証されている。p型電界効果トランジスタでは、伝導チャネルに圧縮(compressive)縦歪みを加えることは、PFETの駆動電流を増加するものとして知られている。しかし、その同じ歪みがNFETの伝導チャネルに加えられた場合、そのパフォーマンスは低下する。
【0003】
これまで、NFETの伝導チャネルに引張(tensile)縦歪みを加え、PFETの伝導チャネルに圧縮縦歪みを加えることが提案されてきた。このような提案は、チップのPFETまたはNFET部分のマスキングを伴い、歪みを加えるために浅いトレンチ分離領域で使用される材料を変更する、マスクされたプロセスに焦点を合わせてきた。また、この提案は、スペーサ構造体内に存在する固有応力を調節することに集中させたマスクされたプロセスも含んでいる。
【0004】
シリコン・ゲルマニウムは、歪みシリコン・トランジスタ・チャネルを形成する際に使用するための望ましい格子不整合の半導体である。第1の半導体と第2の半導体が互いに格子不整合になったときに第1の半導体を第2の半導体の単結晶の上に成長させると、歪みが引き起こされる。シリコンとシリコン・ゲルマニウムは、もう一方の上に一方が成長することによって引張または圧縮のいずれかになりうる歪みを発生するように、互いに格子不整合になっている。
【0005】
シリコン・ゲルマニウムは、シリコン結晶構造と位置合せされた結晶構造を有するシリコン上でエピタキシャル成長する。しかし、シリコン・ゲルマニウムは通常、シリコンより大きい結晶構造を有するので、エピタキシャル成長したシリコン・ゲルマニウムは内部で圧縮された状態になる。
【0006】
歪みシリコンを使用する他の提案では、シリコン・ゲルマニウムが基板全体の単結晶層を形成する。このようなケースでは、シリコン・ゲルマニウム層内に転位(dislocation)を形成することにより、歪みが解放されるので、シリコン・ゲルマニウム層は緩和された層(relaxed layer)として知られている。緩和されたSiGe結晶領域上で単結晶シリコン層をエピタキシャル成長させると、エピタキシャル成長したシリコン結晶内に引張歪みが発生する。この結果、電子移動度が改善され、これによりNFETのパフォーマンスを改善することができる。
【0007】
しかし、このような技法ではSiGeが緩和されることが必要であり、これはSiGe層が非常に厚く、すなわち、0.5〜1.0μmであることが必要である。正孔移動度の改善は獲得しがたいものである。というのは、そのようにするには、SiGe層のゲルマニウムの割合が大きいことが必要であり、その結果、SiGe結晶内に過剰転位が発生し、歩留まりの問題を引き起こす可能性があるからである。さらに、処理コストは極端に高くなる可能性がある。
【0008】
膜の品質を改善するために、段階的Ge濃度および化学機械的研磨方法などのその他の技法が使用される。しかし、これらの技法は高いコストおよび高い欠陥密度に悩まされる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
したがって、厚いSiGe結晶領域を使用せずにPFETのチャネル領域内に歪みを引き起こすことが望ましいであろう。比較的薄いエピタキシャル成長SiGeを使用してデバイスのチャネル領域内に所望の歪みを引き起こすことが望ましいであろう。
【0010】
さらに、PFETのソース領域およびドレイン領域内にSiGeのエピタキシャル層を成長させることにより、PFETのチャネル領域内の正孔移動度を増加するように圧縮歪みを引き起こすことが望ましいであろう。
【0011】
さらに、NFETのチャネル領域内に同じ歪みを引き起こさずにPFETのチャネル領域内に所望の歪みを加えるためのプロセスを提供することが望ましいであろう。
【課題を解決するための手段】
【0012】
本発明の一態様により、集積回路のp型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)が提供される。第1の歪みは、NFETではなくPFETのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合の半導体層を介してNFETではなくPFETのチャネル領域に加えられる。PFETおよびNFETを形成するプロセスが提供される。PFETのソース領域およびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するPFETのチャネル領域に歪みを加えるために、格子不整合のシリコン・ゲルマニウム層をそのトレンチ内にエピタキシャル成長させる。
【0013】
本発明の一態様では、シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイド(salicide)を形成して、低抵抗ソース領域およびドレイン領域を提供することができる。同時に、PFETおよびNFETのゲート導体にサリサイドを形成することができる。
【発明を実施するための最良の形態】
【0014】
図1は、本発明の一実施形態によるp型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)を示している。図1に図示されている通り、PFET10およびNFET12は、概して酸化物のトレンチ分離領域17によって分離された基板16の単結晶半導体領域14内に形成される。基板16は、バルク基板である場合もあれば、好ましくは半導体の比較的薄い層が絶縁層18の上に形成されるセミコンダクター・オン・インシュレータ(semiconductor-on-insulator)またはシリコン・オン・インシュレータ(silicon-on-insulator)(SOI)基板である場合もある。電界効果トランジスタ(FET)がこのようなSOI基板内に形成されると、トランジスタのチャネル領域とバルク基板との接合容量が除去されるので、そうではない場合より高速のスイッチング動作が達成される場合が多い。この基板は、好ましくはバルク単結晶シリコン基板であり、より好ましくは絶縁層の上に単結晶シリコン領域を有するシリコンSOI基板である。この実施形態および以下の諸実施形態に記載する通り、III−V族化合物半導体、たとえば、ガリウムヒ素(GaAs)などの他のタイプの半導体とは対照的に、基板の単結晶シリコン領域内のトランジスタの製作について言及する。
【0015】
図1に示されている通り、PFET10は、ゲート導体のポリシリコン部分26の下に配置されたチャネル領域20を含む。ポリシリコン部分26は好ましくは、約1019cm-3の濃度まで高濃度ドーピングされている。好ましくは、ポリシリコン部分26は、作働中にPFETがオンになったときに存在するp型伝導チャネルの仕事関数と一致させるために、ホウ素などのp型ドーパントを含む。また、ゲート導体は好ましくは、ポリシリコン部分26の上に配置された低抵抗部分28も含む。低抵抗部分28は、ポリシリコン部分26よりかなり低い抵抗を有し、好ましくは金属、金属のシリサイド、またはその両方を含む。好ましい一実施形態では、低抵抗部分28は、コバルトのシリサイド(CoSi2)などのシリサイドを含む。
【0016】
ゲート導体26の両側の単結晶半導体領域には、1対のシリサイド化した隆起(raised)ソース・ドレイン領域11が配置されている。隆起ソース・ドレイン領域11のそれぞれは、1対のスペーサ29、30によってゲート導体26から位置をずらされている。スペーサ29および30はどちらも好ましくは窒化シリコンで形成されるが、スペーサ30は、その代わりに二酸化シリコンで形成するか、または窒化シリコンと二酸化シリコン層の組み合わせ、たとえば、酸窒化シリコンで形成することができる。
【0017】
第1の歪みは、PFET10のソース・ドレイン領域11の下に配置された第2の半導体の埋込み単結晶層21を介してチャネル領域20に加えられる。第2の半導体21は好ましくは、シリコンと、炭素(C)またはゲルマニウム(Ge)などの1つまたは複数の他の4族元素とを取り入れた格子不整合半導体である。第2の半導体層21は最も好ましくはシリコン・ゲルマニウムである。第1の半導体の層22は、好ましくはシリコンであり、第2の半導体層21の上に配置されている。好ましくは低抵抗コンタクト層24は、好ましくはシリサイドであり、第1の半導体層22の上に配置されている。低抵抗層は、好ましくはシリサイドであり、より好ましくはコバルトのシリサイド、すなわち、CoSi2である。
【0018】
PFET10のチャネル領域の両側の格子不整合された第2の半導体の存在は、チャネル領域20内に歪みを発生する。好ましくは、この歪みは圧縮歪みである。このような圧縮歪みは、50MPa(メガパスカル)程度の低い値から数GPa(ギガパスカル)の範囲にわたる可能性がある。この歪みは、チャネル領域20内の電荷担体(チャージ・キャリア)の移動度に対して積極的な効果をもたらし、このような歪みがそれに加えられていないPFETチャネル領域の移動度の数倍にまで達する可能性がある。
【0019】
第1の半導体は好ましくはシリコンであるので、格子不整合された第2の半導体は好ましくは、シリコン・ゲルマニウムまたは炭化シリコン(炭化珪素)などの異なる半導体であり、より好ましくは、xおよびyが百分率であり、xにyを加えると100%になるシリコン・ゲルマニウム(SixGey)である。xとyとの変動の範囲はかなり大きくなる可能性があり、yは例証としては1%から99%まで変動し、このような場合、xはその結果として99%と1%との間で変動する。
【0020】
代わって、基板14の単結晶領域は本質的に、x1およびy1が百分率であり、x1+y1=100%である第1の式Six1Gey1による割合のシリコン・ゲルマニウムからなる可能性があり、第2の半導体の層は本質的に、x2およびy2が百分率であり、x2+y2=100%である第2の式Six2Gey2による異なる割合のシリコン・ゲルマニウムからなり、x1はx2に等しくなく、y1はy2に等しくない。
【0021】
同じく図1に図示されている通り、基板の単結晶領域14にはNFET12が設けられている。NFET12は、ゲート導体の高濃度ドーピングされたn型ポリシリコン部分42の下に配置されたチャネル領域40を含み、そのゲート導体はNFET12の低抵抗部分44の下に配置されている。低抵抗部分44は、PFET10の低抵抗部分28のように、金属、シリサイド、またはその両方を含むことができ、最も好ましくはコバルトのシリサイド(CoSi2)を含む。
【0022】
また、NFET12は、1対の低抵抗の隆起ソース・ドレイン・コンタクト領域46を含み、それぞれの領域は好ましくはシリサイドなどの低抵抗材料を含み、最も好ましくはコバルトのシリサイド(CoSi2)を含む。好ましくは、隆起ソース・ドレイン・コンタクト領域46のそれぞれは1対のスペーサ47、48によってゲート導体部分42、44から間隔を開けられている。スペーサ47は好ましくは窒化シリコンを含み、スペーサ48は好ましくは窒化シリコン、二酸化シリコン、または窒化シリコンと二酸化シリコンの組み合わせを含む。
【0023】
NFET12は、そのチャネル領域40に第1の歪み、すなわち、PFET10のチャネル領域20に加えられた歪みのタイプおよび大きさの歪みが加えられていない。これは、以下の理由によるものである。第1に、NFET12は、主要担体として電子を有するn型伝導チャネルを有する。PFETは主要担体として電子ではなく正孔を有するp型伝導チャネルを有するので、NFET12は、他のすべてのものが等しいときに、PFET10より速いスイッチング速度を有する。正孔は電子より低い移動度を有し、このため、NFET12内の方がスイッチング速度が速くなる。したがって、少なくともNFET12のスイッチング速度と一致させるために、PFET10のスイッチング速度を増加しなければならない。
【0024】
第2に、NFET12に対して同じ効果を及ぼすとは思われないので、同じタイプおよび大きさの歪みをPFET10とNFET12の両方に加えることはできない。NFET12のチャネル領域40に加えられた圧縮歪みの大きさが大きい場合(たとえば、50MPa〜数GPa)、実際にはその中の電子の移動度を低減することになり、その結果、スイッチング速度が所望の通りより速くなるのではなく、より遅くなるであろう。
【0025】
図2は、基板の単結晶領域114内のPFET110の歪みプロファイルを示す図である。PFET110は、PFET10に関して上述した構造を有し、ゲート導体の両側にチャネル領域120と隆起ソース・ドレイン領域を有し、そのうちの1つの隆起ソース・ドレイン領域111が図示されている。隆起ソース・ドレイン領域111はシリコンの層122の上に配置されたシリサイド領域124を含み、そのシリコンの層122は、シリコン・ゲルマニウムなどの格子不整合された第2の半導体の比較的薄い層121の上に配置されている。次に、この薄い層121は基板の単結晶領域114内に配置されている。
【0026】
図2では、基板114内の曲線は、同じ大きさおよびタイプ(すなわち、圧縮であるか引張であるか)の歪みが存在する位置を示している。したがって、線126は、チャネル領域120に加えられた歪みが等しい位置を示している。好ましくは50MPa〜2GPaの範囲の圧縮歪みがPFET110のチャネル領域120のこのような位置に加えられる。より好ましくは、100MPa〜1GPaの間の圧縮歪みがチャネル領域120に加えられる。最も好ましくは、400MPaがその歪みに関する所望の目標になるように、200MPa〜600MPaの範囲の圧縮歪みがそれに加えられる。ソース・ドレイン領域111では、歪みの大きさおよび方向はチャネル領域120内の歪みとは非常に異なっている。埋込みSiGe層121では、歪みは1〜5GPaの範囲にわたる可能性があり、2.5GPaは所望の歪みをチャネル領域120に加えるためにPFETの特定の形状(geometry)および寸法について達成されるおおよその量である。これに反して、SiGe層の上に重なるシリコン層122には、引張歪みが加えられている。ソース・ドレイン領域111内の歪みの特定の大きさはそれほど重要ではない。所望の大きさおよび方向の歪みをPFETのチャネル領域120に加えることが実際の目標である。本発明の諸実施形態による処理方法を実行することにより、NFETではなくPFETにこのような歪みが加えられる。
【0027】
図3は、本発明の一実施形態によるCMOS製作プロセスの第1の段階を示している。この実施形態による処理の結果として、p型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)が形成される。PFETでは、格子不整合の半導体層によってチャネル領域に第1の歪みが加えられる。これに反して、NFETのチャネル領域では、格子不整合の半導体層がそれにきわめて接近しているわけではないので、第1の歪みは加えられない。このようにして、依然としてNFET内の望ましいパフォーマンスを維持しながら、PFETの担体(キャリア)移動度の増加が達成される。
【0028】
図3は、本発明の一実施形態によりPFETおよびNFETを形成するための処理における一段階を示している。図3に示されている通り、PFETゲート・スタック25およびNFETゲート・スタック45は、基板の単結晶領域の上に重なって形成される。単結晶領域14は本質的に、シリコンなどの第1の半導体材料からなる。PFETゲート・スタック25は、単結晶領域14の上に重なるゲート誘電体13と、ゲート導体層26の側壁上に形成された1対のスペーサ29と、絶縁キャップ50とを含む。NFETゲート・スタック45は、単結晶領域14の上に重なるゲート誘電体13と、ゲート導体層42の側壁上に形成された1対のスペーサ47と、同じく好ましくはテトラエチルオルトシリケート(TEOS)の前駆物質からの酸化物の付着によって形成された絶縁キャップ52とを含む。
【0029】
ゲート導体層26、42は好ましくは、高濃度ドーピングされた半導体のみを含み、最も好ましくは、処理のこの段階では高濃度ドーピングされたポリシリコンである。好ましくは、それぞれのPFETゲート・スタックおよびNFETゲート・スタックのゲート導体26、42には、すでにこの段階で、望ましい仕事関数を提供するために所望のドーパント・タイプおよび濃度が提供されている。たとえば、PFETゲート・スタックにはp+ドーピングのゲート導体層26を設けることができ、NFETゲート・スタックにはn+ドーピングのゲート導体層42を設けることができる。スペーサ29は好ましくは、付着した窒化物から形成され、絶縁キャップ50、52は好ましくは、テトラエチルオルトシリケート(TEOS)の前駆物質からの酸化物の付着によって形成される。
【0030】
次に、図4に示されている通り、基板の単結晶領域14の主表面54にはコーティング56が施される。コーティング56は望ましくは、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料を付着させることによって施される。好ましくは、この材料は窒化シリコンであり、この材料は好ましくは付着によって施される。次に、図5に示されている通り、マスキング材料58は、基板に施され、PFETゲート・スタック25の両側の単結晶領域14のエリアではなく、NFETゲート・スタック45の両側の単結晶領域14のエリアをカバーするようにパターン化される。一実施形態では、マスキング材料は好ましくはフォトレジストである。代わって、マスキング材料は、反射防止膜(ARC:antireflective coating)、スピン・オン・グラス(spin-on-glass)、TEOS前駆物質からの酸化物、あるいは付着させ、その後、除去できるホウケイ酸ガラス(BSG:borosilicateglass)、ヒ素ドープ・ガラス(ASG:arsenic doped glass)、リン酸シリケート・ガラス(PSG:phosphosilicateglass)、またはボロンリン・シリケート・ガラス(BPSG:borophosphosilicate glass)などの様々なドープ・ガラスなど、後で完全に除去できる、いくつかの周知のエッチングに強い材料のうちの任意の1つにすることができる。
【0031】
その後、単結晶領域14は、好ましくは反応性イオン・エッチング(RIE)などの異方性垂直エッチング・プロセスにより、PFETゲート・スタック25の両側でエッチングされる。このようなエッチング中に、PFETゲート・スタック25は、PFETゲート・スタック25の下のエリアがエッチングされないように防止するマスクを提供する。NFETゲート・スタック45の両側の単結晶領域14のエリアは、マスキング層58およびコーティング56によって保護されているので、エッチングされない。エッチングの結果として、PFETゲート・スタック25の両側の単結晶領域14内にトレンチ60が形成される。トレンチ60をエッチングした後、時限(timed)等方性エッチングなどにより、マスキング層58が除去される。これは、RIEエッチングの結果として損傷を受けた状態になる可能性のあるトレンチ60内の単結晶シリコンの部分を除去するという影響も及ぼす。
【0032】
その後、図6に示されている通り、トレンチ60内の単結晶領域14の第1の半導体上に第2の半導体の層62をエピタキシャル成長させる。このエピタキシャル成長プロセスは好ましくは、トレンチ60内の単結晶半導体上に成長したもの以外の表面上に第2の半導体の材料がほとんどまたはまったく付着しないような選択的付着によって実行される。第2の半導体は、他の半導体の単結晶領域に接触して成長した層として歪みを引き起こすことができる格子不整合半導体である。
【0033】
次に、図7に示されている通り、コーティング56が依然としてNFETが形成されるエリアを保護するための所定の位置にある状態で、エピタキシャル成長した第2の半導体層62を基板14の単結晶領域の主表面54より下の望ましいレベル64まで陥凹させる。この陥凹(recess)ステップは好ましくは、時限異方性反応性イオン・エッチングによって実行される。代わって、この陥凹ステップは、下にあるシリコン単結晶領域に対しては比較的低速でエッチングしながら、露出されたシリコン・ゲルマニウムに対してはエッチングがより高速で進行するような、シリコンに対して選択的な等方性エッチングによって実行することができる。
【0034】
次に、図8に示されている通り、シリコン・ゲルマニウムの陥凹層62の上に単結晶シリコンの第2の層66をエピタキシャル成長させる。この第2の層66は好ましくは、シリコン・ゲルマニウム層62の露出エリアおよびトレンチ60の側壁に沿った単結晶シリコンの露出エリア以外には、シリコンがほとんどまたはまったく付着しないような、選択的エピタキシャル付着として成長させる。したがって、この選択的エピタキシャル付着の結果として、コーティング56およびPFETゲート・スタック25には、シリコンがほとんどまたはまったく付着しない。
【0035】
次に、図9に示されている通り、NFETゲート・スタック45の両側の単結晶領域14からコーティング56が除去される。次に、第2の対のスペーサ30は、好ましくは酸化物材料を含み、PFETゲート・スタック25およびNFETゲート・スタック45の両側に形成される。スペーサ30は好ましくは、TEOS前駆物質からなどの酸化物材料を共形的(conformally)に付着させ、続いてRIEなどの異方性垂直エッチングを行うことによって形成される。このエッチングは好ましくは、シリコンの上部層66を過度に陥凹させることを回避するように、シリコンに対して選択的に実行される。このエッチング・ステップの結果として、PFETゲート・スタック25およびNFETゲート・スタック45から絶縁キャップ50が除去され、その下のポリシリコン部分26および42を露出する。
【0036】
その後、図9に示されている通り、露出された半導体層66およびNFETゲート・スタック45の両側の露出された単結晶領域上にシリサイド68が形成される。同時に、それぞれPFETゲート・スタックおよびNFETゲート・スタックの露出されたポリシリコン部分26、42上にシリサイドが形成される。好ましくは、このシリサイドは、好ましくは処理された基板の上にコバルトの層を付着させることにより自己整合で形成されるコバルトのシリサイド(CoSi2)(すなわち、「サリサイド」)である。次に、アニーリングを実行して、コバルトと、それに接触しているシリコンとを反応させてシリサイド68を形成する。次に、処理された基板の残りのエリア、すなわち、スペーサ29、30およびトレンチ分離17から未反応のコバルトが除去される。
【0037】
図10〜14は、他の方法の実施形態による歪みチャネル領域PFETおよびNFETを有するチップの製作の諸段階を示している。図10は、PFETゲート・スタック125およびNFETゲート・スタック145の形成後の処理における一段階を示している。これらのゲート・スタックは、図3に関連して上述したものと同じ構造を有する。たとえば、PFETゲート・スタックは、ゲート誘電体113の上に重なるゲート導体126と、窒化物側壁スペーサ129と、酸化物絶縁キャップ150とを有する。NFETゲート・スタック145は同じ構造を有する。トレンチ分離117は、その上にPFETゲート・スタック125およびNFETゲート・スタック145が配置される基板の単結晶領域114のエリア同士の間に位置する。
【0038】
図10は、図5に示されているものと同様の処理における一段階を示している。共形(conformal)マスキング層156は、PFETゲート・スタック125およびNFETゲート・スタック145の上に付着されている。共形マスキング層156は好ましくは、二酸化シリコンなどの酸化物を有する。層156は、PFETゲート・スタック125を囲む単結晶領域114のエリアから除去される。これは、NFETゲート・スタック145を囲む単結晶領域114をブロック・マスキングし、その後、RIEなどの異方性エッチングを使用して、層156および単結晶領域の下にあるエリア160を垂直にエッチングすることにより、図5に関して上述したものと同じように実行することができる。このエッチング中に、エリア160は、上述の実施形態ほど深くエッチングされない。むしろ、エリア160は部分的にのみエッチングされる。後でこのエッチングは、シリコンの上部層が形成されるレベルを画定することになる。
【0039】
次に、図示の通りの構造を形成するために、第2の共形マスキング層170が付着される。この層170は好ましくは、格子不整合半導体を選択的に成長させるその後のステップを阻止することができる共形マスキング層170としての窒化シリコンである。次に、図11に示されている通り、トレンチ160の底部からマスキング層170を除去するために、RIEなどの異方性垂直エッチング・プロセスが実行される。このプロセス中に、スペーサ172はトレンチ160およびゲート・スタック125、145の側壁上に存続する。このエッチング中に、絶縁キャップ150からならびにNFETゲート・スタック145を囲む単結晶領域114のエリア内の第1のマスキング層156の上からなど、すべての水平表面からマスキング層170が除去される。
【0040】
このエッチング後に、マスキング層170の材料に対して選択的な異方性垂直RIEによりトレンチ160がさらに陥凹され、その結果、図12に示されている構造が得られる。たとえば、マスキング層170が窒化シリコンを含む場合、窒化シリコンに対して選択的にエッチングが実行される。代わって、このステップは、窒化シリコンに対して選択的な等方性エッチングによって実行することができる。
【0041】
次に、図13に図示されている通り、トレンチ160内で格子不整合半導体を選択的に成長させる。格子不整合半導体は好ましくはシリコン・ゲルマニウムである。このプロセスにより、シリコン・ゲルマニウムの層176は、スペーサ172のレベルまでトレンチ160の底部および側壁上にエピタキシャル成長するが、他の場所には付着されない。
【0042】
その後、図14に示されている通り、マスキング層170およびスペーサ172は、トレンチ160内のシリコンおよびシリコン・ゲルマニウム材料に対して選択的な等方性ウェット剥離プロセスによって除去される。その結果として、トレンチの側壁174に沿った単結晶領域114が露出される。
【0043】
次に、シリコン・ゲルマニウム層176の上にトレンチ160内のシリコンのエピタキシャル層178を選択的に成長させるためのステップが実行される。この結果、図15に示されている構造が得られるが、これは、酸化物マスキング層156が図8の窒化物マスキング層56の代わりにNFETゲート・スタック145の上に存続することを除き、図8に示されているものと同様である。
【0044】
その後、RIEエッチングを使用して、酸化物マスキング材料156を除去することができる。このエッチングにより、窒化物側壁スペーサ129を所定の位置に残しながら、酸化物絶縁キャップ150が除去される。次に、前者のトレンチ160の上のソースおよびドレイン・エリアならびにポリシリコン・ゲート導体層126および142の上部は、図9に関連して上述した通り、好ましくはコバルト・シリサイドにより、サリサイド化することができる。
【0045】
図16〜18は、図9に関して上述したものに対する代替一実施形態を示している。この代替実施形態は、図8または図15に示されているような処理の一段階から進行する。図16に示されている通り、この実施形態では、酸化物マスキング層156およびスペーサ29(または129)はポリシリコン・ゲート導体26、42(または126、142)から除去され、新しいスペーサがそれぞれの位置に設けられる。これを行う目的は、シリコン・ゲルマニウムおよびシリコンのエピタキシャル成長プロセスの熱使用量が増加したことによるスペーサの特性の変化(たとえば、種の合体)によって引き起こされたデバイス・パラメータ・シフトを回避することである。
【0046】
図17に示されている通り、第1のスペーサ230はポリシリコン・ゲート導体226、242上に形成される。これは好ましくは、窒化シリコンを共形的に付着させ、その後、RIEなどにより垂直にエッチングすることによって実行される。次に、PFETのソースおよびドレイン領域内への(すなわち、PFETゲート・スタックのスペーサ230の両側の単結晶領域114のエリア内への)拡張(エクステンション)およびハロー注入(extension and halo implant)が実行される。また、NFETのソースおよびドレイン領域内への(すなわち、NFETゲート・スタックのスペーサ230の両側の単結晶領域114のエリア内への)拡張およびハロー注入も実行される。拡張およびハロー注入は、それぞれの場合にPFETおよびNFETトランジスタのチャネル領域により近い領域に注入するために、第1のスペーサ230のみが所定の位置にある状態で実行される。
【0047】
その後、第2のスペーサ232がスペーサ230上に形成され、次にPFETソースおよびドレイン領域を形成するためにPFETゲート・スタックの両側でソースおよびドレイン注入(インプラント)が実行され、NFETソースおよびドレイン領域を形成するためにNFETゲート・スタックの両側でソースおよびドレイン注入が実行される。このようにして、ソースおよびドレイン注入領域は、トランジスタのチャネル領域から望ましい距離だけ間隔を開けられる。
【0048】
その後、ソースおよびドレイン領域内ならびにPFETゲート・スタックおよびNFETゲート・スタックのそれぞれのポリシリコン部分226および242の上に、上述のようにサリサイドを形成することができる。
【0049】
上記では、第1の歪みがPFETのソースおよびドレイン領域内に配置された格子不整合半導体層を介してPFETのチャネル領域に加えられるような、集積回路のPFETおよびNFETを製作する方法を説明してきた。格子不整合半導体層がNFETのソースおよびドレイン領域内ではなく、PFETのソースおよびドレイン領域内にのみ配置されるために、第1の歪みはNFETのチャネル領域には加えられない。
【0050】
格子不整合半導体層がPFETのみのソースおよびドレイン領域内に配置され、NFETのソースおよびドレイン領域内には配置されないような、PFETおよびNFETを形成するプロセスについて説明してきた。このプロセスは、NFETエリアの上に形成されたマスキング層を使用するものであり、PFETのソースおよびドレイン領域になるようにエリア内にトレンチをエッチングし、その内でシリコン・ゲルマニウム層をエピタキシャル成長させ、次にエピタキシャル成長したシリコン・ゲルマニウム層の上にシリコン層を成長させることを基にしている。
【0051】
その特定の好ましい諸実施形態に関連して本発明を説明してきたが、当業者であれば、特許請求の範囲のみによって限定される本発明の真の範囲および精神を逸脱せずに行うことができる多くの変更および強化を理解するであろう。
【図面の簡単な説明】
【0052】
【図1】本発明の一実施形態によるPFETおよびNFETを示す図である。
【図2】本発明の一実施形態によるPFETの歪みプロファイルを示す図である。
【図3】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図4】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図5】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図6】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図7】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図8】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図9】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図10】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図11】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図12】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図13】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図14】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図15】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図16】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図17】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図18】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【技術分野】
【0001】
本発明は、半導体集積回路の製作に関し、より具体的には、格子不整合(lattice-mismatched)のソース領域およびドレイン領域を有する歪み半導体相補型金属酸化膜半導体(CMOS)トランジスタを形成する装置(集積回路)および方法に関する。
【背景技術】
【0002】
理論的研究および経験的研究のいずれでも、トランジスタの伝導チャネルに歪みが加えられると、トランジスタによる担体(キャリア)移動度が大幅に増加することが立証されている。p型電界効果トランジスタでは、伝導チャネルに圧縮(compressive)縦歪みを加えることは、PFETの駆動電流を増加するものとして知られている。しかし、その同じ歪みがNFETの伝導チャネルに加えられた場合、そのパフォーマンスは低下する。
【0003】
これまで、NFETの伝導チャネルに引張(tensile)縦歪みを加え、PFETの伝導チャネルに圧縮縦歪みを加えることが提案されてきた。このような提案は、チップのPFETまたはNFET部分のマスキングを伴い、歪みを加えるために浅いトレンチ分離領域で使用される材料を変更する、マスクされたプロセスに焦点を合わせてきた。また、この提案は、スペーサ構造体内に存在する固有応力を調節することに集中させたマスクされたプロセスも含んでいる。
【0004】
シリコン・ゲルマニウムは、歪みシリコン・トランジスタ・チャネルを形成する際に使用するための望ましい格子不整合の半導体である。第1の半導体と第2の半導体が互いに格子不整合になったときに第1の半導体を第2の半導体の単結晶の上に成長させると、歪みが引き起こされる。シリコンとシリコン・ゲルマニウムは、もう一方の上に一方が成長することによって引張または圧縮のいずれかになりうる歪みを発生するように、互いに格子不整合になっている。
【0005】
シリコン・ゲルマニウムは、シリコン結晶構造と位置合せされた結晶構造を有するシリコン上でエピタキシャル成長する。しかし、シリコン・ゲルマニウムは通常、シリコンより大きい結晶構造を有するので、エピタキシャル成長したシリコン・ゲルマニウムは内部で圧縮された状態になる。
【0006】
歪みシリコンを使用する他の提案では、シリコン・ゲルマニウムが基板全体の単結晶層を形成する。このようなケースでは、シリコン・ゲルマニウム層内に転位(dislocation)を形成することにより、歪みが解放されるので、シリコン・ゲルマニウム層は緩和された層(relaxed layer)として知られている。緩和されたSiGe結晶領域上で単結晶シリコン層をエピタキシャル成長させると、エピタキシャル成長したシリコン結晶内に引張歪みが発生する。この結果、電子移動度が改善され、これによりNFETのパフォーマンスを改善することができる。
【0007】
しかし、このような技法ではSiGeが緩和されることが必要であり、これはSiGe層が非常に厚く、すなわち、0.5〜1.0μmであることが必要である。正孔移動度の改善は獲得しがたいものである。というのは、そのようにするには、SiGe層のゲルマニウムの割合が大きいことが必要であり、その結果、SiGe結晶内に過剰転位が発生し、歩留まりの問題を引き起こす可能性があるからである。さらに、処理コストは極端に高くなる可能性がある。
【0008】
膜の品質を改善するために、段階的Ge濃度および化学機械的研磨方法などのその他の技法が使用される。しかし、これらの技法は高いコストおよび高い欠陥密度に悩まされる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
したがって、厚いSiGe結晶領域を使用せずにPFETのチャネル領域内に歪みを引き起こすことが望ましいであろう。比較的薄いエピタキシャル成長SiGeを使用してデバイスのチャネル領域内に所望の歪みを引き起こすことが望ましいであろう。
【0010】
さらに、PFETのソース領域およびドレイン領域内にSiGeのエピタキシャル層を成長させることにより、PFETのチャネル領域内の正孔移動度を増加するように圧縮歪みを引き起こすことが望ましいであろう。
【0011】
さらに、NFETのチャネル領域内に同じ歪みを引き起こさずにPFETのチャネル領域内に所望の歪みを加えるためのプロセスを提供することが望ましいであろう。
【課題を解決するための手段】
【0012】
本発明の一態様により、集積回路のp型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)が提供される。第1の歪みは、NFETではなくPFETのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合の半導体層を介してNFETではなくPFETのチャネル領域に加えられる。PFETおよびNFETを形成するプロセスが提供される。PFETのソース領域およびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するPFETのチャネル領域に歪みを加えるために、格子不整合のシリコン・ゲルマニウム層をそのトレンチ内にエピタキシャル成長させる。
【0013】
本発明の一態様では、シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイド(salicide)を形成して、低抵抗ソース領域およびドレイン領域を提供することができる。同時に、PFETおよびNFETのゲート導体にサリサイドを形成することができる。
【発明を実施するための最良の形態】
【0014】
図1は、本発明の一実施形態によるp型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)を示している。図1に図示されている通り、PFET10およびNFET12は、概して酸化物のトレンチ分離領域17によって分離された基板16の単結晶半導体領域14内に形成される。基板16は、バルク基板である場合もあれば、好ましくは半導体の比較的薄い層が絶縁層18の上に形成されるセミコンダクター・オン・インシュレータ(semiconductor-on-insulator)またはシリコン・オン・インシュレータ(silicon-on-insulator)(SOI)基板である場合もある。電界効果トランジスタ(FET)がこのようなSOI基板内に形成されると、トランジスタのチャネル領域とバルク基板との接合容量が除去されるので、そうではない場合より高速のスイッチング動作が達成される場合が多い。この基板は、好ましくはバルク単結晶シリコン基板であり、より好ましくは絶縁層の上に単結晶シリコン領域を有するシリコンSOI基板である。この実施形態および以下の諸実施形態に記載する通り、III−V族化合物半導体、たとえば、ガリウムヒ素(GaAs)などの他のタイプの半導体とは対照的に、基板の単結晶シリコン領域内のトランジスタの製作について言及する。
【0015】
図1に示されている通り、PFET10は、ゲート導体のポリシリコン部分26の下に配置されたチャネル領域20を含む。ポリシリコン部分26は好ましくは、約1019cm-3の濃度まで高濃度ドーピングされている。好ましくは、ポリシリコン部分26は、作働中にPFETがオンになったときに存在するp型伝導チャネルの仕事関数と一致させるために、ホウ素などのp型ドーパントを含む。また、ゲート導体は好ましくは、ポリシリコン部分26の上に配置された低抵抗部分28も含む。低抵抗部分28は、ポリシリコン部分26よりかなり低い抵抗を有し、好ましくは金属、金属のシリサイド、またはその両方を含む。好ましい一実施形態では、低抵抗部分28は、コバルトのシリサイド(CoSi2)などのシリサイドを含む。
【0016】
ゲート導体26の両側の単結晶半導体領域には、1対のシリサイド化した隆起(raised)ソース・ドレイン領域11が配置されている。隆起ソース・ドレイン領域11のそれぞれは、1対のスペーサ29、30によってゲート導体26から位置をずらされている。スペーサ29および30はどちらも好ましくは窒化シリコンで形成されるが、スペーサ30は、その代わりに二酸化シリコンで形成するか、または窒化シリコンと二酸化シリコン層の組み合わせ、たとえば、酸窒化シリコンで形成することができる。
【0017】
第1の歪みは、PFET10のソース・ドレイン領域11の下に配置された第2の半導体の埋込み単結晶層21を介してチャネル領域20に加えられる。第2の半導体21は好ましくは、シリコンと、炭素(C)またはゲルマニウム(Ge)などの1つまたは複数の他の4族元素とを取り入れた格子不整合半導体である。第2の半導体層21は最も好ましくはシリコン・ゲルマニウムである。第1の半導体の層22は、好ましくはシリコンであり、第2の半導体層21の上に配置されている。好ましくは低抵抗コンタクト層24は、好ましくはシリサイドであり、第1の半導体層22の上に配置されている。低抵抗層は、好ましくはシリサイドであり、より好ましくはコバルトのシリサイド、すなわち、CoSi2である。
【0018】
PFET10のチャネル領域の両側の格子不整合された第2の半導体の存在は、チャネル領域20内に歪みを発生する。好ましくは、この歪みは圧縮歪みである。このような圧縮歪みは、50MPa(メガパスカル)程度の低い値から数GPa(ギガパスカル)の範囲にわたる可能性がある。この歪みは、チャネル領域20内の電荷担体(チャージ・キャリア)の移動度に対して積極的な効果をもたらし、このような歪みがそれに加えられていないPFETチャネル領域の移動度の数倍にまで達する可能性がある。
【0019】
第1の半導体は好ましくはシリコンであるので、格子不整合された第2の半導体は好ましくは、シリコン・ゲルマニウムまたは炭化シリコン(炭化珪素)などの異なる半導体であり、より好ましくは、xおよびyが百分率であり、xにyを加えると100%になるシリコン・ゲルマニウム(SixGey)である。xとyとの変動の範囲はかなり大きくなる可能性があり、yは例証としては1%から99%まで変動し、このような場合、xはその結果として99%と1%との間で変動する。
【0020】
代わって、基板14の単結晶領域は本質的に、x1およびy1が百分率であり、x1+y1=100%である第1の式Six1Gey1による割合のシリコン・ゲルマニウムからなる可能性があり、第2の半導体の層は本質的に、x2およびy2が百分率であり、x2+y2=100%である第2の式Six2Gey2による異なる割合のシリコン・ゲルマニウムからなり、x1はx2に等しくなく、y1はy2に等しくない。
【0021】
同じく図1に図示されている通り、基板の単結晶領域14にはNFET12が設けられている。NFET12は、ゲート導体の高濃度ドーピングされたn型ポリシリコン部分42の下に配置されたチャネル領域40を含み、そのゲート導体はNFET12の低抵抗部分44の下に配置されている。低抵抗部分44は、PFET10の低抵抗部分28のように、金属、シリサイド、またはその両方を含むことができ、最も好ましくはコバルトのシリサイド(CoSi2)を含む。
【0022】
また、NFET12は、1対の低抵抗の隆起ソース・ドレイン・コンタクト領域46を含み、それぞれの領域は好ましくはシリサイドなどの低抵抗材料を含み、最も好ましくはコバルトのシリサイド(CoSi2)を含む。好ましくは、隆起ソース・ドレイン・コンタクト領域46のそれぞれは1対のスペーサ47、48によってゲート導体部分42、44から間隔を開けられている。スペーサ47は好ましくは窒化シリコンを含み、スペーサ48は好ましくは窒化シリコン、二酸化シリコン、または窒化シリコンと二酸化シリコンの組み合わせを含む。
【0023】
NFET12は、そのチャネル領域40に第1の歪み、すなわち、PFET10のチャネル領域20に加えられた歪みのタイプおよび大きさの歪みが加えられていない。これは、以下の理由によるものである。第1に、NFET12は、主要担体として電子を有するn型伝導チャネルを有する。PFETは主要担体として電子ではなく正孔を有するp型伝導チャネルを有するので、NFET12は、他のすべてのものが等しいときに、PFET10より速いスイッチング速度を有する。正孔は電子より低い移動度を有し、このため、NFET12内の方がスイッチング速度が速くなる。したがって、少なくともNFET12のスイッチング速度と一致させるために、PFET10のスイッチング速度を増加しなければならない。
【0024】
第2に、NFET12に対して同じ効果を及ぼすとは思われないので、同じタイプおよび大きさの歪みをPFET10とNFET12の両方に加えることはできない。NFET12のチャネル領域40に加えられた圧縮歪みの大きさが大きい場合(たとえば、50MPa〜数GPa)、実際にはその中の電子の移動度を低減することになり、その結果、スイッチング速度が所望の通りより速くなるのではなく、より遅くなるであろう。
【0025】
図2は、基板の単結晶領域114内のPFET110の歪みプロファイルを示す図である。PFET110は、PFET10に関して上述した構造を有し、ゲート導体の両側にチャネル領域120と隆起ソース・ドレイン領域を有し、そのうちの1つの隆起ソース・ドレイン領域111が図示されている。隆起ソース・ドレイン領域111はシリコンの層122の上に配置されたシリサイド領域124を含み、そのシリコンの層122は、シリコン・ゲルマニウムなどの格子不整合された第2の半導体の比較的薄い層121の上に配置されている。次に、この薄い層121は基板の単結晶領域114内に配置されている。
【0026】
図2では、基板114内の曲線は、同じ大きさおよびタイプ(すなわち、圧縮であるか引張であるか)の歪みが存在する位置を示している。したがって、線126は、チャネル領域120に加えられた歪みが等しい位置を示している。好ましくは50MPa〜2GPaの範囲の圧縮歪みがPFET110のチャネル領域120のこのような位置に加えられる。より好ましくは、100MPa〜1GPaの間の圧縮歪みがチャネル領域120に加えられる。最も好ましくは、400MPaがその歪みに関する所望の目標になるように、200MPa〜600MPaの範囲の圧縮歪みがそれに加えられる。ソース・ドレイン領域111では、歪みの大きさおよび方向はチャネル領域120内の歪みとは非常に異なっている。埋込みSiGe層121では、歪みは1〜5GPaの範囲にわたる可能性があり、2.5GPaは所望の歪みをチャネル領域120に加えるためにPFETの特定の形状(geometry)および寸法について達成されるおおよその量である。これに反して、SiGe層の上に重なるシリコン層122には、引張歪みが加えられている。ソース・ドレイン領域111内の歪みの特定の大きさはそれほど重要ではない。所望の大きさおよび方向の歪みをPFETのチャネル領域120に加えることが実際の目標である。本発明の諸実施形態による処理方法を実行することにより、NFETではなくPFETにこのような歪みが加えられる。
【0027】
図3は、本発明の一実施形態によるCMOS製作プロセスの第1の段階を示している。この実施形態による処理の結果として、p型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)が形成される。PFETでは、格子不整合の半導体層によってチャネル領域に第1の歪みが加えられる。これに反して、NFETのチャネル領域では、格子不整合の半導体層がそれにきわめて接近しているわけではないので、第1の歪みは加えられない。このようにして、依然としてNFET内の望ましいパフォーマンスを維持しながら、PFETの担体(キャリア)移動度の増加が達成される。
【0028】
図3は、本発明の一実施形態によりPFETおよびNFETを形成するための処理における一段階を示している。図3に示されている通り、PFETゲート・スタック25およびNFETゲート・スタック45は、基板の単結晶領域の上に重なって形成される。単結晶領域14は本質的に、シリコンなどの第1の半導体材料からなる。PFETゲート・スタック25は、単結晶領域14の上に重なるゲート誘電体13と、ゲート導体層26の側壁上に形成された1対のスペーサ29と、絶縁キャップ50とを含む。NFETゲート・スタック45は、単結晶領域14の上に重なるゲート誘電体13と、ゲート導体層42の側壁上に形成された1対のスペーサ47と、同じく好ましくはテトラエチルオルトシリケート(TEOS)の前駆物質からの酸化物の付着によって形成された絶縁キャップ52とを含む。
【0029】
ゲート導体層26、42は好ましくは、高濃度ドーピングされた半導体のみを含み、最も好ましくは、処理のこの段階では高濃度ドーピングされたポリシリコンである。好ましくは、それぞれのPFETゲート・スタックおよびNFETゲート・スタックのゲート導体26、42には、すでにこの段階で、望ましい仕事関数を提供するために所望のドーパント・タイプおよび濃度が提供されている。たとえば、PFETゲート・スタックにはp+ドーピングのゲート導体層26を設けることができ、NFETゲート・スタックにはn+ドーピングのゲート導体層42を設けることができる。スペーサ29は好ましくは、付着した窒化物から形成され、絶縁キャップ50、52は好ましくは、テトラエチルオルトシリケート(TEOS)の前駆物質からの酸化物の付着によって形成される。
【0030】
次に、図4に示されている通り、基板の単結晶領域14の主表面54にはコーティング56が施される。コーティング56は望ましくは、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料を付着させることによって施される。好ましくは、この材料は窒化シリコンであり、この材料は好ましくは付着によって施される。次に、図5に示されている通り、マスキング材料58は、基板に施され、PFETゲート・スタック25の両側の単結晶領域14のエリアではなく、NFETゲート・スタック45の両側の単結晶領域14のエリアをカバーするようにパターン化される。一実施形態では、マスキング材料は好ましくはフォトレジストである。代わって、マスキング材料は、反射防止膜(ARC:antireflective coating)、スピン・オン・グラス(spin-on-glass)、TEOS前駆物質からの酸化物、あるいは付着させ、その後、除去できるホウケイ酸ガラス(BSG:borosilicateglass)、ヒ素ドープ・ガラス(ASG:arsenic doped glass)、リン酸シリケート・ガラス(PSG:phosphosilicateglass)、またはボロンリン・シリケート・ガラス(BPSG:borophosphosilicate glass)などの様々なドープ・ガラスなど、後で完全に除去できる、いくつかの周知のエッチングに強い材料のうちの任意の1つにすることができる。
【0031】
その後、単結晶領域14は、好ましくは反応性イオン・エッチング(RIE)などの異方性垂直エッチング・プロセスにより、PFETゲート・スタック25の両側でエッチングされる。このようなエッチング中に、PFETゲート・スタック25は、PFETゲート・スタック25の下のエリアがエッチングされないように防止するマスクを提供する。NFETゲート・スタック45の両側の単結晶領域14のエリアは、マスキング層58およびコーティング56によって保護されているので、エッチングされない。エッチングの結果として、PFETゲート・スタック25の両側の単結晶領域14内にトレンチ60が形成される。トレンチ60をエッチングした後、時限(timed)等方性エッチングなどにより、マスキング層58が除去される。これは、RIEエッチングの結果として損傷を受けた状態になる可能性のあるトレンチ60内の単結晶シリコンの部分を除去するという影響も及ぼす。
【0032】
その後、図6に示されている通り、トレンチ60内の単結晶領域14の第1の半導体上に第2の半導体の層62をエピタキシャル成長させる。このエピタキシャル成長プロセスは好ましくは、トレンチ60内の単結晶半導体上に成長したもの以外の表面上に第2の半導体の材料がほとんどまたはまったく付着しないような選択的付着によって実行される。第2の半導体は、他の半導体の単結晶領域に接触して成長した層として歪みを引き起こすことができる格子不整合半導体である。
【0033】
次に、図7に示されている通り、コーティング56が依然としてNFETが形成されるエリアを保護するための所定の位置にある状態で、エピタキシャル成長した第2の半導体層62を基板14の単結晶領域の主表面54より下の望ましいレベル64まで陥凹させる。この陥凹(recess)ステップは好ましくは、時限異方性反応性イオン・エッチングによって実行される。代わって、この陥凹ステップは、下にあるシリコン単結晶領域に対しては比較的低速でエッチングしながら、露出されたシリコン・ゲルマニウムに対してはエッチングがより高速で進行するような、シリコンに対して選択的な等方性エッチングによって実行することができる。
【0034】
次に、図8に示されている通り、シリコン・ゲルマニウムの陥凹層62の上に単結晶シリコンの第2の層66をエピタキシャル成長させる。この第2の層66は好ましくは、シリコン・ゲルマニウム層62の露出エリアおよびトレンチ60の側壁に沿った単結晶シリコンの露出エリア以外には、シリコンがほとんどまたはまったく付着しないような、選択的エピタキシャル付着として成長させる。したがって、この選択的エピタキシャル付着の結果として、コーティング56およびPFETゲート・スタック25には、シリコンがほとんどまたはまったく付着しない。
【0035】
次に、図9に示されている通り、NFETゲート・スタック45の両側の単結晶領域14からコーティング56が除去される。次に、第2の対のスペーサ30は、好ましくは酸化物材料を含み、PFETゲート・スタック25およびNFETゲート・スタック45の両側に形成される。スペーサ30は好ましくは、TEOS前駆物質からなどの酸化物材料を共形的(conformally)に付着させ、続いてRIEなどの異方性垂直エッチングを行うことによって形成される。このエッチングは好ましくは、シリコンの上部層66を過度に陥凹させることを回避するように、シリコンに対して選択的に実行される。このエッチング・ステップの結果として、PFETゲート・スタック25およびNFETゲート・スタック45から絶縁キャップ50が除去され、その下のポリシリコン部分26および42を露出する。
【0036】
その後、図9に示されている通り、露出された半導体層66およびNFETゲート・スタック45の両側の露出された単結晶領域上にシリサイド68が形成される。同時に、それぞれPFETゲート・スタックおよびNFETゲート・スタックの露出されたポリシリコン部分26、42上にシリサイドが形成される。好ましくは、このシリサイドは、好ましくは処理された基板の上にコバルトの層を付着させることにより自己整合で形成されるコバルトのシリサイド(CoSi2)(すなわち、「サリサイド」)である。次に、アニーリングを実行して、コバルトと、それに接触しているシリコンとを反応させてシリサイド68を形成する。次に、処理された基板の残りのエリア、すなわち、スペーサ29、30およびトレンチ分離17から未反応のコバルトが除去される。
【0037】
図10〜14は、他の方法の実施形態による歪みチャネル領域PFETおよびNFETを有するチップの製作の諸段階を示している。図10は、PFETゲート・スタック125およびNFETゲート・スタック145の形成後の処理における一段階を示している。これらのゲート・スタックは、図3に関連して上述したものと同じ構造を有する。たとえば、PFETゲート・スタックは、ゲート誘電体113の上に重なるゲート導体126と、窒化物側壁スペーサ129と、酸化物絶縁キャップ150とを有する。NFETゲート・スタック145は同じ構造を有する。トレンチ分離117は、その上にPFETゲート・スタック125およびNFETゲート・スタック145が配置される基板の単結晶領域114のエリア同士の間に位置する。
【0038】
図10は、図5に示されているものと同様の処理における一段階を示している。共形(conformal)マスキング層156は、PFETゲート・スタック125およびNFETゲート・スタック145の上に付着されている。共形マスキング層156は好ましくは、二酸化シリコンなどの酸化物を有する。層156は、PFETゲート・スタック125を囲む単結晶領域114のエリアから除去される。これは、NFETゲート・スタック145を囲む単結晶領域114をブロック・マスキングし、その後、RIEなどの異方性エッチングを使用して、層156および単結晶領域の下にあるエリア160を垂直にエッチングすることにより、図5に関して上述したものと同じように実行することができる。このエッチング中に、エリア160は、上述の実施形態ほど深くエッチングされない。むしろ、エリア160は部分的にのみエッチングされる。後でこのエッチングは、シリコンの上部層が形成されるレベルを画定することになる。
【0039】
次に、図示の通りの構造を形成するために、第2の共形マスキング層170が付着される。この層170は好ましくは、格子不整合半導体を選択的に成長させるその後のステップを阻止することができる共形マスキング層170としての窒化シリコンである。次に、図11に示されている通り、トレンチ160の底部からマスキング層170を除去するために、RIEなどの異方性垂直エッチング・プロセスが実行される。このプロセス中に、スペーサ172はトレンチ160およびゲート・スタック125、145の側壁上に存続する。このエッチング中に、絶縁キャップ150からならびにNFETゲート・スタック145を囲む単結晶領域114のエリア内の第1のマスキング層156の上からなど、すべての水平表面からマスキング層170が除去される。
【0040】
このエッチング後に、マスキング層170の材料に対して選択的な異方性垂直RIEによりトレンチ160がさらに陥凹され、その結果、図12に示されている構造が得られる。たとえば、マスキング層170が窒化シリコンを含む場合、窒化シリコンに対して選択的にエッチングが実行される。代わって、このステップは、窒化シリコンに対して選択的な等方性エッチングによって実行することができる。
【0041】
次に、図13に図示されている通り、トレンチ160内で格子不整合半導体を選択的に成長させる。格子不整合半導体は好ましくはシリコン・ゲルマニウムである。このプロセスにより、シリコン・ゲルマニウムの層176は、スペーサ172のレベルまでトレンチ160の底部および側壁上にエピタキシャル成長するが、他の場所には付着されない。
【0042】
その後、図14に示されている通り、マスキング層170およびスペーサ172は、トレンチ160内のシリコンおよびシリコン・ゲルマニウム材料に対して選択的な等方性ウェット剥離プロセスによって除去される。その結果として、トレンチの側壁174に沿った単結晶領域114が露出される。
【0043】
次に、シリコン・ゲルマニウム層176の上にトレンチ160内のシリコンのエピタキシャル層178を選択的に成長させるためのステップが実行される。この結果、図15に示されている構造が得られるが、これは、酸化物マスキング層156が図8の窒化物マスキング層56の代わりにNFETゲート・スタック145の上に存続することを除き、図8に示されているものと同様である。
【0044】
その後、RIEエッチングを使用して、酸化物マスキング材料156を除去することができる。このエッチングにより、窒化物側壁スペーサ129を所定の位置に残しながら、酸化物絶縁キャップ150が除去される。次に、前者のトレンチ160の上のソースおよびドレイン・エリアならびにポリシリコン・ゲート導体層126および142の上部は、図9に関連して上述した通り、好ましくはコバルト・シリサイドにより、サリサイド化することができる。
【0045】
図16〜18は、図9に関して上述したものに対する代替一実施形態を示している。この代替実施形態は、図8または図15に示されているような処理の一段階から進行する。図16に示されている通り、この実施形態では、酸化物マスキング層156およびスペーサ29(または129)はポリシリコン・ゲート導体26、42(または126、142)から除去され、新しいスペーサがそれぞれの位置に設けられる。これを行う目的は、シリコン・ゲルマニウムおよびシリコンのエピタキシャル成長プロセスの熱使用量が増加したことによるスペーサの特性の変化(たとえば、種の合体)によって引き起こされたデバイス・パラメータ・シフトを回避することである。
【0046】
図17に示されている通り、第1のスペーサ230はポリシリコン・ゲート導体226、242上に形成される。これは好ましくは、窒化シリコンを共形的に付着させ、その後、RIEなどにより垂直にエッチングすることによって実行される。次に、PFETのソースおよびドレイン領域内への(すなわち、PFETゲート・スタックのスペーサ230の両側の単結晶領域114のエリア内への)拡張(エクステンション)およびハロー注入(extension and halo implant)が実行される。また、NFETのソースおよびドレイン領域内への(すなわち、NFETゲート・スタックのスペーサ230の両側の単結晶領域114のエリア内への)拡張およびハロー注入も実行される。拡張およびハロー注入は、それぞれの場合にPFETおよびNFETトランジスタのチャネル領域により近い領域に注入するために、第1のスペーサ230のみが所定の位置にある状態で実行される。
【0047】
その後、第2のスペーサ232がスペーサ230上に形成され、次にPFETソースおよびドレイン領域を形成するためにPFETゲート・スタックの両側でソースおよびドレイン注入(インプラント)が実行され、NFETソースおよびドレイン領域を形成するためにNFETゲート・スタックの両側でソースおよびドレイン注入が実行される。このようにして、ソースおよびドレイン注入領域は、トランジスタのチャネル領域から望ましい距離だけ間隔を開けられる。
【0048】
その後、ソースおよびドレイン領域内ならびにPFETゲート・スタックおよびNFETゲート・スタックのそれぞれのポリシリコン部分226および242の上に、上述のようにサリサイドを形成することができる。
【0049】
上記では、第1の歪みがPFETのソースおよびドレイン領域内に配置された格子不整合半導体層を介してPFETのチャネル領域に加えられるような、集積回路のPFETおよびNFETを製作する方法を説明してきた。格子不整合半導体層がNFETのソースおよびドレイン領域内ではなく、PFETのソースおよびドレイン領域内にのみ配置されるために、第1の歪みはNFETのチャネル領域には加えられない。
【0050】
格子不整合半導体層がPFETのみのソースおよびドレイン領域内に配置され、NFETのソースおよびドレイン領域内には配置されないような、PFETおよびNFETを形成するプロセスについて説明してきた。このプロセスは、NFETエリアの上に形成されたマスキング層を使用するものであり、PFETのソースおよびドレイン領域になるようにエリア内にトレンチをエッチングし、その内でシリコン・ゲルマニウム層をエピタキシャル成長させ、次にエピタキシャル成長したシリコン・ゲルマニウム層の上にシリコン層を成長させることを基にしている。
【0051】
その特定の好ましい諸実施形態に関連して本発明を説明してきたが、当業者であれば、特許請求の範囲のみによって限定される本発明の真の範囲および精神を逸脱せずに行うことができる多くの変更および強化を理解するであろう。
【図面の簡単な説明】
【0052】
【図1】本発明の一実施形態によるPFETおよびNFETを示す図である。
【図2】本発明の一実施形態によるPFETの歪みプロファイルを示す図である。
【図3】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図4】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図5】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図6】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図7】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図8】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図9】本発明の一実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図10】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図11】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図12】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図13】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図14】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図15】本発明の他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図16】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図17】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【図18】本発明のさらに他の実施形態によるPFETおよびNFETの製作の段階を示す図である。
【特許請求の範囲】
【請求項1】
p型電界効果トランジスタ(PFET)とn型電界効果トランジスタ(NFET)とを含む相補型金属酸化膜半導体(CMOS)トランジスタを有する集積回路において、第1の歪みが、前記NFETではなく前記PFETのソース領域およびドレイン領域内に配置された半導体層を介して前記NFETではなく前記PFETのチャネル領域に加えられ、前記PFETおよび前記NFETの前記チャネル領域内に配置された単結晶半導体に対して前記半導体層が格子不整合である集積回路。
【請求項2】
前記PFETおよび前記NFETの前記チャネル領域が第1の半導体の単結晶領域内に配置され、前記格子不整合の前記半導体層が前記第1の半導体の前記単結晶領域の上に配置された第2の半導体の層を含む、請求項1に記載の集積回路。
【請求項3】
前記第1の半導体の前記単結晶領域が前記PFETのゲート・スタックのゲート誘電体のレベルによって画定された主表面を有し、前記第2の半導体の前記層が前記主表面より下に配置された上面を有する、請求項2に記載の集積回路。
【請求項4】
前記第2の半導体の前記層の上に配置された前記第1の半導体の単結晶層をさらに有する、請求項3に記載の集積回路。
【請求項5】
前記第1の半導体が本質的に、シリコン、シリコン・ゲルマニウム、および炭化珪素からなるグループから選択された半導体からなり、前記第2の半導体が本質的に前記第1の半導体とは異なる他の半導体からなり、前記他の半導体がシリコン、シリコン・ゲルマニウム、および炭化シリコンからなるグループから選択される、請求項2に記載の集積回路。
【請求項6】
前記第1の半導体が本質的にシリコンからなり、前記第2の半導体が本質的にシリコン・ゲルマニウムからなる、請求項2に記載の集積回路。
【請求項7】
前記第1の半導体が本質的に、x1およびy1が百分率であり、x1+y1=100%であり、y1が少なくとも1%である第1の式Six1Gey1によるシリコン・ゲルマニウムからなり、前記第2の半導体が本質的に、x2およびy2が百分率であり、x2+y2=100%であり、y2が少なくとも1%である第2の式Six2Gey2によるシリコン・ゲルマニウムからなり、x1がx2に等しくなく、y1がy2に等しくない、請求項2に記載の集積回路。
【請求項8】
前記第1の歪みが圧縮歪みである、請求項1に記載の集積回路。
【請求項9】
前記第2の半導体が本質的に、少なくとも1%のゲルマニウム含有量を有するシリコン・ゲルマニウムからなる、請求項6に記載の集積回路。
【請求項10】
前記PFETおよび前記NFETのそれぞれが、前記PFETおよび前記NFETのゲート導体、ソース領域、およびドレイン領域に接触するシリサイドの層をさらに有する、請求項4に記載の集積回路。
【請求項11】
前記シリサイドが本質的にコバルトのシリサイドからなる、請求項10に記載の集積回路。
【請求項12】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するp型電界効果トランジスタ(PFET)とn型電界効果トランジスタ(NFET)とを含む相補型金属酸化膜半導体(CMOS)トランジスタを有する集積回路において、第1の歪みが、本質的に前記NFETではなく前記PFETのソース領域およびドレイン領域内に配置されたシリコン・ゲルマニウムからなる埋込み格子不整合半導体層を介して前記NFETではなく前記PFETの前記チャネル領域に加えられ、前記シリコン・ゲルマニウムが、xおよびyが百分率であり、それぞれが少なくとも1%であり、xにyを加えると100%になる式SixGeyによる割合を有する、集積回路。
【請求項13】
p型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)を製作する方法であって、前記NFETおよび前記PFETがそれぞれチャネル領域を有し、前記PFETの前記チャネル領域が第1の歪みを有し、前記NFETの前記チャネル領域が前記第1の歪みを有しておらず、前記方法が、
第1の半導体の単結晶領域の主表面の上にPFETゲート・スタックおよびNFETゲート・スタックを形成するステップであって、前記PFETゲート・スタックおよび前記NFETゲート・スタックのそれぞれが、ゲート誘電体と、その上に形成されたゲート導体と、前記ゲート導体の上に形成されたキャップ層と、前記ゲート導体の側壁上に形成された第1のスペーサとを含むステップと、
前記NFETゲート・スタックの両側の前記単結晶領域の前記主表面が陥凹されない(くぼまない)ように保護しながら、前記PFETゲート・スタックの両側の前記単結晶領域を陥凹させるステップと、
第2の半導体の層が前記NFETゲート・スタックの両側の前記単結晶領域上で成長しないように防止しながら、前記陥凹によって露出された前記単結晶領域のエリア内で前記第2の半導体の層を成長させるステップであって、前記PFETの前記チャネル領域に前記第1の歪みを加えるために前記第1の半導体に対して前記第2の半導体が格子不整合であるステップと、
前記PFETを形成するために前記PFETゲート・スタックの前記両側にソース領域およびドレイン領域を形成し、前記NFETを形成するために前記NFETゲート・スタックの前記両側にソース領域およびドレイン領域を形成するステップと、
を有する方法。
【請求項14】
前記単結晶領域の前記主表面の下に第2の半導体の前記層を陥凹させるステップをさらに有する、請求項13に記載の方法。
【請求項15】
陥凹させた前記第2の半導体層の上に前記第1の半導体の層を成長させるステップをさらに有する、請求項14に記載の方法。
【請求項16】
前記PFETおよび前記NFETの前記ソース領域およびドレイン領域の上に自己整合シリサイド(サリサイド)を形成するステップをさらに有する、請求項15に記載の方法。
【請求項17】
前記PFETおよび前記NFETの前記ゲート導体のポリシリコン部分の上に自己整合シリサイド(サリサイド)を形成するステップをさらに有する、請求項16に記載の方法。
【請求項18】
前記シリサイドがコバルトのシリサイドを含む、請求項17に記載の方法。
【請求項19】
前記第1の半導体がシリコンを有し、前記第2の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも1%のゲルマニウム含有量を有する、請求項15に記載の方法。
【請求項20】
前記格子不整合の前記第2の半導体が前記PFETの前記チャネル領域に圧縮歪みを加える、請求項19に記載の方法。
【請求項21】
前記ソース領域およびドレイン領域を形成する前記ステップが、前記PFETゲート・スタックおよび前記NFETゲート・スタックから前記第1のスペーサを除去するステップと、前記PFETゲート・スタックおよび前記NFETゲート・スタックの側壁上に第2のスペーサを形成するステップとをさらに含む、請求項13に記載の方法。
【請求項22】
前記第2のスペーサが前記第1のスペーサより大きい厚さを有する、請求項21に記載の方法。
【請求項23】
前記単結晶領域の露出エリアおよび前記第1の半導体の前記層にハロー注入(インプラント)をするステップをさらに有する、請求項21に記載の方法。
【請求項24】
前記単結晶領域の露出エリアおよび前記第1の半導体の前記層に拡張注入をするステップをさらに有する、請求項21に記載の方法。
【請求項25】
前記第2のスペーサに横方向に接触する第3のスペーサを形成するステップと、前記単結晶領域の露出エリアおよび前記第1の半導体の前記層にソースおよびドレイン領域を注入するステップとをさらに有する、請求項22に記載の方法。
【請求項26】
前記NFETゲート・スタックの前記両側の前記単結晶領域が陥凹されないようにパターン化されたブロック・マスクによって防止される、請求項13に記載の方法。
【請求項27】
前記NFETゲート・スタックの前記両側の前記単結晶領域に第1のコーティングを施すことにより、前記第2の半導体層が前記NFETゲート・スタックの前記両側の前記単結晶領域上で成長しないように防止される、請求項13に記載の方法。
【請求項28】
前記コーティングが、前記PFETゲート・スタックおよび前記NFETゲート・スタックの上を含む前記単結晶領域の露出表面の上に共形的に形成される、請求項27に記載の方法。
【請求項29】
前記PFETスタックの前記両側の前記単結晶領域の前記陥凹させるステップを停止するステップと、前記陥凹させるステップにより露出された前記単結晶領域の前記エリア上に第2のコーティングを形成するステップと、その後、前記第2の半導体が前記第2のコーティングによって保護されたエリア内で成長しないように前記陥凹させるステップを続行するステップとをさらに有する、請求項28に記載の方法。
【請求項30】
前記第2の半導体の前記層上に前記第1の半導体の層を成長させるステップをさらに有する、請求項29に記載の方法。
【請求項31】
前記第1の半導体がシリコンを有し、前記第2の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも1%のゲルマニウム含有量を有する、請求項30に記載の方法。
【請求項32】
前記第2の半導体が前記第1の歪みを圧縮歪みとして加える、請求項29に記載の方法。
【請求項1】
p型電界効果トランジスタ(PFET)とn型電界効果トランジスタ(NFET)とを含む相補型金属酸化膜半導体(CMOS)トランジスタを有する集積回路において、第1の歪みが、前記NFETではなく前記PFETのソース領域およびドレイン領域内に配置された半導体層を介して前記NFETではなく前記PFETのチャネル領域に加えられ、前記PFETおよび前記NFETの前記チャネル領域内に配置された単結晶半導体に対して前記半導体層が格子不整合である集積回路。
【請求項2】
前記PFETおよび前記NFETの前記チャネル領域が第1の半導体の単結晶領域内に配置され、前記格子不整合の前記半導体層が前記第1の半導体の前記単結晶領域の上に配置された第2の半導体の層を含む、請求項1に記載の集積回路。
【請求項3】
前記第1の半導体の前記単結晶領域が前記PFETのゲート・スタックのゲート誘電体のレベルによって画定された主表面を有し、前記第2の半導体の前記層が前記主表面より下に配置された上面を有する、請求項2に記載の集積回路。
【請求項4】
前記第2の半導体の前記層の上に配置された前記第1の半導体の単結晶層をさらに有する、請求項3に記載の集積回路。
【請求項5】
前記第1の半導体が本質的に、シリコン、シリコン・ゲルマニウム、および炭化珪素からなるグループから選択された半導体からなり、前記第2の半導体が本質的に前記第1の半導体とは異なる他の半導体からなり、前記他の半導体がシリコン、シリコン・ゲルマニウム、および炭化シリコンからなるグループから選択される、請求項2に記載の集積回路。
【請求項6】
前記第1の半導体が本質的にシリコンからなり、前記第2の半導体が本質的にシリコン・ゲルマニウムからなる、請求項2に記載の集積回路。
【請求項7】
前記第1の半導体が本質的に、x1およびy1が百分率であり、x1+y1=100%であり、y1が少なくとも1%である第1の式Six1Gey1によるシリコン・ゲルマニウムからなり、前記第2の半導体が本質的に、x2およびy2が百分率であり、x2+y2=100%であり、y2が少なくとも1%である第2の式Six2Gey2によるシリコン・ゲルマニウムからなり、x1がx2に等しくなく、y1がy2に等しくない、請求項2に記載の集積回路。
【請求項8】
前記第1の歪みが圧縮歪みである、請求項1に記載の集積回路。
【請求項9】
前記第2の半導体が本質的に、少なくとも1%のゲルマニウム含有量を有するシリコン・ゲルマニウムからなる、請求項6に記載の集積回路。
【請求項10】
前記PFETおよび前記NFETのそれぞれが、前記PFETおよび前記NFETのゲート導体、ソース領域、およびドレイン領域に接触するシリサイドの層をさらに有する、請求項4に記載の集積回路。
【請求項11】
前記シリサイドが本質的にコバルトのシリサイドからなる、請求項10に記載の集積回路。
【請求項12】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するp型電界効果トランジスタ(PFET)とn型電界効果トランジスタ(NFET)とを含む相補型金属酸化膜半導体(CMOS)トランジスタを有する集積回路において、第1の歪みが、本質的に前記NFETではなく前記PFETのソース領域およびドレイン領域内に配置されたシリコン・ゲルマニウムからなる埋込み格子不整合半導体層を介して前記NFETではなく前記PFETの前記チャネル領域に加えられ、前記シリコン・ゲルマニウムが、xおよびyが百分率であり、それぞれが少なくとも1%であり、xにyを加えると100%になる式SixGeyによる割合を有する、集積回路。
【請求項13】
p型電界効果トランジスタ(PFET)およびn型電界効果トランジスタ(NFET)を製作する方法であって、前記NFETおよび前記PFETがそれぞれチャネル領域を有し、前記PFETの前記チャネル領域が第1の歪みを有し、前記NFETの前記チャネル領域が前記第1の歪みを有しておらず、前記方法が、
第1の半導体の単結晶領域の主表面の上にPFETゲート・スタックおよびNFETゲート・スタックを形成するステップであって、前記PFETゲート・スタックおよび前記NFETゲート・スタックのそれぞれが、ゲート誘電体と、その上に形成されたゲート導体と、前記ゲート導体の上に形成されたキャップ層と、前記ゲート導体の側壁上に形成された第1のスペーサとを含むステップと、
前記NFETゲート・スタックの両側の前記単結晶領域の前記主表面が陥凹されない(くぼまない)ように保護しながら、前記PFETゲート・スタックの両側の前記単結晶領域を陥凹させるステップと、
第2の半導体の層が前記NFETゲート・スタックの両側の前記単結晶領域上で成長しないように防止しながら、前記陥凹によって露出された前記単結晶領域のエリア内で前記第2の半導体の層を成長させるステップであって、前記PFETの前記チャネル領域に前記第1の歪みを加えるために前記第1の半導体に対して前記第2の半導体が格子不整合であるステップと、
前記PFETを形成するために前記PFETゲート・スタックの前記両側にソース領域およびドレイン領域を形成し、前記NFETを形成するために前記NFETゲート・スタックの前記両側にソース領域およびドレイン領域を形成するステップと、
を有する方法。
【請求項14】
前記単結晶領域の前記主表面の下に第2の半導体の前記層を陥凹させるステップをさらに有する、請求項13に記載の方法。
【請求項15】
陥凹させた前記第2の半導体層の上に前記第1の半導体の層を成長させるステップをさらに有する、請求項14に記載の方法。
【請求項16】
前記PFETおよび前記NFETの前記ソース領域およびドレイン領域の上に自己整合シリサイド(サリサイド)を形成するステップをさらに有する、請求項15に記載の方法。
【請求項17】
前記PFETおよび前記NFETの前記ゲート導体のポリシリコン部分の上に自己整合シリサイド(サリサイド)を形成するステップをさらに有する、請求項16に記載の方法。
【請求項18】
前記シリサイドがコバルトのシリサイドを含む、請求項17に記載の方法。
【請求項19】
前記第1の半導体がシリコンを有し、前記第2の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも1%のゲルマニウム含有量を有する、請求項15に記載の方法。
【請求項20】
前記格子不整合の前記第2の半導体が前記PFETの前記チャネル領域に圧縮歪みを加える、請求項19に記載の方法。
【請求項21】
前記ソース領域およびドレイン領域を形成する前記ステップが、前記PFETゲート・スタックおよび前記NFETゲート・スタックから前記第1のスペーサを除去するステップと、前記PFETゲート・スタックおよび前記NFETゲート・スタックの側壁上に第2のスペーサを形成するステップとをさらに含む、請求項13に記載の方法。
【請求項22】
前記第2のスペーサが前記第1のスペーサより大きい厚さを有する、請求項21に記載の方法。
【請求項23】
前記単結晶領域の露出エリアおよび前記第1の半導体の前記層にハロー注入(インプラント)をするステップをさらに有する、請求項21に記載の方法。
【請求項24】
前記単結晶領域の露出エリアおよび前記第1の半導体の前記層に拡張注入をするステップをさらに有する、請求項21に記載の方法。
【請求項25】
前記第2のスペーサに横方向に接触する第3のスペーサを形成するステップと、前記単結晶領域の露出エリアおよび前記第1の半導体の前記層にソースおよびドレイン領域を注入するステップとをさらに有する、請求項22に記載の方法。
【請求項26】
前記NFETゲート・スタックの前記両側の前記単結晶領域が陥凹されないようにパターン化されたブロック・マスクによって防止される、請求項13に記載の方法。
【請求項27】
前記NFETゲート・スタックの前記両側の前記単結晶領域に第1のコーティングを施すことにより、前記第2の半導体層が前記NFETゲート・スタックの前記両側の前記単結晶領域上で成長しないように防止される、請求項13に記載の方法。
【請求項28】
前記コーティングが、前記PFETゲート・スタックおよび前記NFETゲート・スタックの上を含む前記単結晶領域の露出表面の上に共形的に形成される、請求項27に記載の方法。
【請求項29】
前記PFETスタックの前記両側の前記単結晶領域の前記陥凹させるステップを停止するステップと、前記陥凹させるステップにより露出された前記単結晶領域の前記エリア上に第2のコーティングを形成するステップと、その後、前記第2の半導体が前記第2のコーティングによって保護されたエリア内で成長しないように前記陥凹させるステップを続行するステップとをさらに有する、請求項28に記載の方法。
【請求項30】
前記第2の半導体の前記層上に前記第1の半導体の層を成長させるステップをさらに有する、請求項29に記載の方法。
【請求項31】
前記第1の半導体がシリコンを有し、前記第2の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも1%のゲルマニウム含有量を有する、請求項30に記載の方法。
【請求項32】
前記第2の半導体が前記第1の歪みを圧縮歪みとして加える、請求項29に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公表番号】特表2007−501526(P2007−501526A)
【公表日】平成19年1月25日(2007.1.25)
【国際特許分類】
【出願番号】特願2006−522694(P2006−522694)
【出願日】平成16年8月4日(2004.8.4)
【国際出願番号】PCT/US2004/025152
【国際公開番号】WO2005/017964
【国際公開日】平成17年2月24日(2005.2.24)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成19年1月25日(2007.1.25)
【国際特許分類】
【出願日】平成16年8月4日(2004.8.4)
【国際出願番号】PCT/US2004/025152
【国際公開番号】WO2005/017964
【国際公開日】平成17年2月24日(2005.2.24)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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