【課題】面積のさらなる縮小化の可能な半導体装置及びその製造方法を提供する。
【解決手段】第２のＭＩＳトランジスタＴｒ２の閾値制御層３６を第１のＭＩＳトランジスタＴｒ１の閾値制御層２６と同条件で形成する。第２のＭＩＳトランジスタＴｒ２のＬＤＤ拡散領域３４を第３のＭＩＳトランジスタＴｒ３のＬＤＤ拡散領域４４と同条件で形成する。 （もっと読む）

【課題】複数のフィン型ＦＥＴを含む半導体装置において、微細化しつつ複数のフィン型ＦＥＴを所望の電流駆動能力を有するようにする。
【解決手段】半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８をそれぞれ含む第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８とを含む。第１のフィン型シリコン層１０６は、第２のフィン型シリコン層１０８よりも高さが低い。 （もっと読む）

【課題】民生用の設備を用いて製造することができる、高性能でコストパフォーマンスの高い耐放射線性のある集積回路を提供する。
【解決手段】種々の形態の放射線によって生じる有害な影響を減少する又は排除するための特別な構造を含む半導体デバイスを、従来の設計及びプロセスを用いて製造する。その半導体デバイスは、１つ或いは複数の寄生アイソレーションデバイス及び／又は埋め込み層の構造を備えている。これら新規性のある構造を適用するための設計及び／又はプロセスステップは、従来のＣＭＯＳ製造プロセスと互換性があり、したがって、比較的低コストで、比較的容易に導入することができる。 （もっと読む）

【課題】ＬＤＤ又はＧＯＬＤ構造を有し、微細化に対応できるとともに歩留まりを向上させることができ、工程を簡略化できる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体膜上の全面にレジストを形成し、第１遮光部９１ａと、第１透光部９１ｂと、第１遮光部９１ａと第１透光部９１ｂとの間に配置された半遮光部９１ｃとを備えたハーフトーンレクチル９１と、露光時に少なくとも第１遮光部９１ａおよび半遮光部９１ｃの一部が配置されるべき位置に位置合わせされる第２遮光部９２ａと第２遮光部９２ａに隣接して配置された第２透光部９２ｂとを備えたバイナリレクチル９２とを用いてレジストを露光することによってソース側高濃度領域及びドレイン側高濃度領域に対応するレジストの膜厚を、ソース側低濃度領域、ドレイン側低濃度領域及びチャネル領域に対応するレジストの膜厚より薄く形成するレジスト形成工程を有する。 （もっと読む）

【課題】同一の半導体基板上に、コアトランジスタとＩ／Ｏトランジスタとを有し、Ｉ／Ｏトランジスタのゲート長の縮小が可能な構造を有する半導体装置及びその製造方法を提供する。
【解決手段】
同一の半導体基板(100)上に、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置であって、コアトランジスタは、ゲート絶縁膜(102a)と、ゲート電極(103a)と、サイドウォール(105a)と、エクステンション拡散層(104a)と、ソース・ドレイン拡散層(106a）とを備える。Ｉ／Ｏトランジスタは、ゲート絶縁膜(102b)と、ゲート電極(103b)と、サイドウォール(105b)と、ソースドレイン拡散層(106b)とを備える。Ｉ／Ｏトランジスタにおけるゲート絶縁膜(102b)の直下に位置するチャネル領域とソース・ドレイン拡散層(106b)とは、サイドウォール(105b)の直下の領域においてオフセットしている。 （もっと読む）

【課題】ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにする。
【解決手段】半導体装置は、それぞれが金属によりフルシリサイド化され、ゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２を有している。第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の少なくとも一方の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されている。凹状溝は、ゲート電極１４Ｔ１、１４Ｔ２のゲート長に依存した幅寸法を有している。 （もっと読む）

【課題】内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供すること。
【解決手段】駆動用ｐチャネルＭＯＳＦＥＴのドレインと駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、第１のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、第２のスイッチング制御信号を出力する第２のスイッチング制御部と、第２のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにする。
【解決手段】半導体装置は、半導体基板１００の第１の領域Ａに順次形成され、第１のゲート絶縁膜１０４Ａ及びフルシリサイド化された第１のゲート電極１１５Ａを有する第１のＮ型ＭＩＳトランジスタ５１と、半導体基板１００の第２の領域Ｂに順次形成され、第２のゲート絶縁膜１０４Ｂ及びフルシリサイド化された第２のゲート電極１１５Ｂを有する第２のＮ型ＭＩＳトランジスタ５２とを備えている。第２のゲート電極１１５Ｂのゲート長は、第１のゲート電極１１５Ａのゲート長よりも大きく、且つ、第２のゲート電極１１５Ｂにおけるゲート長方向の中央部の厚さは、第１のゲート電極１１５Ａの厚さよりも小さい。 （もっと読む）

【課題】フィン構造を有する半導体装置において、ゲート電極となる高い第２の突部の側面に側壁部を形成するが、ソース／ドレイン領域となる低い第１の突部の側面には側壁部を形成しないようにした半導体装置の製造方法を提供する。
【解決手段】凸状の第１の突部３０と前記第１の突部よりも高い凸状の第２の突部４２とを形成する。前記第１および第２の突部の側面に、第１の側壁部４４を形成した後、前記第２の突部より低い位置に表面が位置するように第１の膜５２を形成する。前記第１の膜５２の表面から突出している前記第２の突部の側面にある前記第１の側壁部の側面に第２の側壁部５４を形成した後、前記第１の膜５２をエッチングすることにより、前記第２の突部４２の側面には第２の側壁部５４を形成するが、前記第１の突部３０の側面には前記第２の側壁部５４を形成しない。 （もっと読む）

【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

【課題】高耐圧電界効果トランジスタのキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に形成する。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】 プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができる基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路を得る。
【解決手段】 トランジスタＭ１は、ｎ型基板のｐウエル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続されサブストレートゲートは接地電圧に接続されている。トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度は等しくｎ型基板のｐウエル内にそれぞれ形成され、トランジスタＭ２は高濃度ｎ型ゲートを持ち、トランジスタＭ３は高濃度ｐ型ゲートを持つ。トランジスタＭ２及びＭ３の接続部にトランジスタＭ２及びＭ３の各ゲート並びにトランジスタＭ２のサブストレートゲートがそれぞれ接続され、トランジスタＭ３のサブストレートゲートは接地電圧に接続されるようにした。 （もっと読む）

【課題】製造工程を複雑にすることなく、金属シリサイドよりなるゲート電極及びこのゲート電極を覆うストレッサ膜を形成しうる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０内にチャネル領域を挟んで形成されたソース／ドレイン領域３８と、チャネル領域上にゲート絶縁膜１２を介して形成された金属シリサイドよりなるゲート電極４４とを有するＮ型ＭＩＳＦＥＴと、ゲート電極４４を内包するようにゲート電極４４の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、チャネル領域に引っ張り応力を印加する絶縁膜４６とを有する。 （もっと読む）

【課題】 ブートストラップ回路において、回路動作の高速化、チップサイズの微細化、プロセスの簡略化を実現する半導体装置を提供するものである。
【解決手段】 Ｎチャネル型ＭＯＳトランジスタで構成される選択トランジスタ８１と、ゲートが選択トランジスタ８１のドレインに接続された昇圧トランジスタ８２と、昇圧トランジスタ８２のゲートとソースとの間に接続され昇圧トランジスタ８２のソースに対するゲート電圧を昇圧させる昇圧回路とからなるブートストラップ回路を備えた半導体装置であって、選択トランジスタ８１のゲート寸法Ｌ１を、昇圧トランジスタ８２のゲート寸法Ｌ２よりも小さくしたものである。 （もっと読む）

【課題】基板を湾曲（変形）しても、トランジスタの特性変化が少ない半導体装置、電気光学装置、電子機器を提供する。
【解決手段】 半導体層と、半導体層を使用して形成される第１及び第２のトランジスタ(100,200)と、を含み、半導体層の湾曲に対して第１及び第２のトランジスタの各コンダクタンスが相補的に変化する。基板を湾曲させても、当該湾曲による半導体装置の特性変化を抑制することが可能となる。 （もっと読む）

【課題】従来の典型的な応力を有するＦＥＴよりも近接した位置に応力ライナーを有するＦＥＴ及びその製造方法を提供する。
【解決手段】シリコン層上にゲートを形成し、ゲートの対向する両側面上に１対の側壁スペーサを形成する。側壁スペーサをマスクとして使用して、ゲートの対向する両側のシリコン層に１対のソース／ドレイン領域をイオン注入する。さらに、側壁スペーサを除去する。側壁スペーサの除去後、ゲートを覆うように応力ライナーを形成する。 （もっと読む）

【課題】電源スイッチセルあるいは電源スイッチ領域のサイズを、電流駆動能力を落とすことなく縮小する。
【解決手段】本半導体集積回路は、電源電圧供給線、基準電圧供給線の少なくとも一方が、回路セル内のサブ配線Ｖ−ＶＤＤまたはＶ−ＶＳＳと、一方向に配置されているメイン配線ＶＳＳまたはＶＳＳとからなり、サブ配線とメイン配線との接続と非接続を制御するスイッチトランジスタＳＷＰ,ＳＷＮのゲート電極２０が、同一のメイン配線ＶＤＤ,ＶＳＳから電源供給を受ける回路セル群のセル配置方向（たとえばロウ方向）と略並行に配置されている。
（もっと読む）

【課題】ショートチャネル効果を抑制すると共にキャリア移動度の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１１中、ソース領域１１Ｓおよびドレイン領域１１Ｄに対応してトレンチ１１−１Ａ，１１−１Ｂを形成し、トレンチ１１−１Ａ，１１−１Ｂをｐ型の不純物元素を含むＳｉＧｅ混晶層１９Ａ，１９Ｂによりエピタキシャルに充填する際に、トレンチ１１−１Ａ，１１−１Ｂの側壁面１９ｂをファセットにより画成し、さらに第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側のシリコン基板１１の表面にＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａを形成し、ソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢに接触させる。 （もっと読む）

【課題】 トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。
【解決手段】 ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。 （もっと読む）

【課題】 ＣＭＯＳ回路における動作速度を同じくするためには、そのキャリア移動度の違いから、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの面積を異ならせる必要がある。この面積のアンバランスにより半導体装置の集積度向上が妨げられていた。
【解決手段】 ＳＯＩ基板上に設けた半導体層（ＳＯＩ層）と、前記ＳＯＩ層上に設けられたゲート電極とを備え、前記ゲート電極と前記ＳＯＩ層の仕事関数差による空乏層の厚さが前記ＳＯＩ層の膜厚より大きくなるように、前記ＳＯＩ層の膜厚を設定してノーマリオフとしたＭＯＳトランジスタを少なくとも一種類、備える。 （もっと読む）