【課題】消費電力が低減された半導体装置を提供すること。
【解決手段】半導体装置１は、第１の半導体素子２と、第２の半導体素子３と、を備え、第１の半導体素子２が第１のソース電極２２と、第１のドレイン電極２３と、第１の有機半導体層２４と、第１のゲート絶縁層２５と、第１のゲート電極２１と、を有し、第２の半導体素子３が第２のソース電極３２と、第２のドレイン電極３３と、第２の有機半導体層３４と、第２のゲート絶縁層３５と、第２のゲート電極３１と、を有し、前記第２のゲート絶縁層３５が有機強誘電体材料を含む、ことを特徴とする。 （もっと読む）

【目的】熱破壊に対する耐性を高めたＥＳＤ保護回路を備える半導体集積回路を提供するを提供する。
【構成】シリコン基板上に形成されたＳＯＩ構造の複数のＭＯＳＦＥＴから構成され、外部接続用の信号端子及び一対の電源端子を有する機能回路と、該信号端子及び該電源端子に各々接続された第１端子及び第２端子を有する少なくとも１つのＥＳＤ保護回路とを含む半導体集積回路であり、該ＥＳＤ保護回路の各々は、該第１端子に接続されたドレインと該第２端子に接続されたゲート及びソースを備えて該シリコン基板上に形成されている第１ＭＯＳＦＥＴと、該第１端子に接続されたゲートを備え且つ該第１ＭＯＳＦＥＴと同一導電型を有して該シリコン基板上で該第１ＭＯＳＦＥＴに隣接して形成されている少なくとも１つの第２ＭＯＳＦＥＴと、を含む。 （もっと読む）

【課題】ゲート電極及びゲート配線からなるゲート構造を新規な構成にすることによって素子領域のＭＯＳＦＥＴのゲート電極がリーク、特性の観点から最適な膜厚に設定でき、ゲート配線がシリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板に形成され、ゲート電極４とゲート配線５とから構成されたゲート構造を有するＭＯＳＦＥＴとを具備している。ゲート構造は少なくとも一部はシリサイド膜７、１２からなり、且つゲート配線５のシリサイド膜１２の膜厚がゲート電極４のシリサイド膜７の膜厚より厚く構成されている。ここで説明するゲート配線５の場合、全てがシリサイド膜１２から構成されている。このような構成のゲート構造を得るには予めゲート配線の絶縁性側壁を除去しておく。 （もっと読む）

【課題】半導体集積回路の静電耐圧を向上させる。
【解決手段】インバータバッファ回路３０に設けられるＣＭＯＳインバータ５０〜６２のうち、駆動電流が最大である出力段のＣＭＯＳインバータ６０について、パッド３２からのＶ_ＤＤ配線４０の配線抵抗、又はパッド３４からのＧＮＤ配線４２の配線抵抗を最小に構成する。例えば、出力段のトランジスタＱ_ＰＯ，Ｑ_ＮＯをパッド３２，３４に隣接して配置する。これによりＥＳＤサージは、専ら出力段のＣＭＯＳインバータ５０の電流として吸収され、他の回路素子がＥＳＤサージから保護される。 （もっと読む）

【課題】効率的なレイアウト構成をとり、（１００）面基板上に形成するよりも特性が向上し、バラツキのないCMOS領域を備えた半導体装置を得る。
【解決手段】本発明における半導体装置は、（１００）面基板１と、（１００）面基板１上に部分的に形成された（１１０）面結晶層１０と、（１００）面基板１上にチャネルが直交する方向に配置された複数のNMOS２１と、（１１０）面結晶層１０上にチャネルが直交する方向に配置された複数のPMOS２２とを備え、（１１０）面結晶層１０は、その結晶方位＜１１０＞方向が、（１００）面基板１の結晶方位＜１１０＞方向に対し、平面視４５°回転した方向であり、複数のNMOS２１およびPMOS２２は、ともにチャネルの方向が前記（１００）面基板１の結晶方位＜１１０＞方向とその直交方向とに配置される。 （もっと読む）

【課題】ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）から受ける応力歪みによって変動するトランジスタの特性を考慮したレイアウト構造に適用して有効な、ＭＯＳトランジスタを有する半導体集積回路を提供する。
【解決手段】アレイ最外周の単位ブロック１０の所定のトランジスタそれぞれが、ＳＴＩの応力に応じたトランジスタサイズを有することを特徴とする。 （もっと読む）

【課題】本発明は、形成面積を小さくすることができるインバータ回路を提供することを目的とする。
【解決手段】ｐチャネルＭＯＳトランジスタ１とｎチャネルＭＯＳトランジスタ２から構成される相補型ＭＯＳ構成のインバータ回路であって、ｐチャネルＭＯＳトランジスタ１は、製造プロセスで作成可能なゲート電極の最小寸法であるゲート長Ｌとゲート幅Ｗとして、ゲート長Ｌでゲート幅１．５Ｗ以下のｐ型領域１５，１６，４５，４６で形成され、ｎチャネルＭＯＳトランジスタ２は、ゲート長１．５Ｌ以上でゲート幅Ｗのｎ型領域１７，１８，４７，４８で形成される。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）

【課題】チャネル長の長いトランジスタの高速駆動を実現するとともに、チャネル長の短いトランジスタにおける特性の変動を抑制した半導体装置を提供する。
【解決手段】本発明による半導体装置（１００）は、第１多結晶領域（Ｐ１）を有する第１半導体層（１１２）と、第１ゲート電極（１１４）とを含む第１トランジスタ（１１０）と、第２多結晶領域（Ｐ２）を有する第２半導体層（１２２）と、第２ゲート電極（１２４）とを含む第２トランジスタ（１２０）とを備える。第２チャネル領域（Ｃ２）のチャネル長は第１チャネル領域（Ｃ１）のチャネル長よりも短く、第２多結晶領域（Ｐ２）の平均結晶粒径は第１多結晶領域（Ｐ１）の平均結晶粒径よりも小さい。 （もっと読む）

【課題】 半導体装置の駆動能力を向上させること。
【解決手段】 ウェル５には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４を深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる （もっと読む）

本発明は、銅ニッケル（ＯＣｕ_ｘＮｉ_ｙ，但し０＜ｘ＜３且つ０＜ｙ＜３）、又は、ＧＳＺＴＣＯとして示される複数成分のガリウム−スズ−亜鉛−銅−チタン酸化物に基づくｐ型及びｎ型酸化物半導体の使用に関する。前記半導体は、異なるモル組成であり、非結晶構造又は結晶構造を備え、ドナー又は電子受容半導体の電気的性質（価数）を備える。本発明は、室温又は１００℃以下の温度の製造工程を含む。光電子分野、電子分野での適用は、補完−金属−酸化物−半導体（Ｃ−ＭＯＳ）、薄膜トランジスタ、ｐ−ｎヘテロ接合、ロジックゲート、Ｏリング発振器等のデバイスを、ガラス、金属箔、ポリマー、セルロース材料等の基板を用いて製造することである。ここでは、フッ化マグネシウムに基づく保護層が使用され、二酸化ケイ素等の誘電体に対するアクティブな半導体のタンタル酸化物の整合層を備えている。 （もっと読む）

【課題】ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の第１領域１３、第２領域、１４にｎ型、ｐ型ゲート電極膜３４、３７を形成する工程と、ゲート電極膜３４、３７上に第１保護膜３８および第２保護膜３９を形成する工程と、第２保護膜３９に、ゲート電極サイズＬ１、Ｌ２より大きいサイズＬ３のゲート電極パターンを形成する工程と、第２保護膜３９ｂに選択的に燐イオンを注入し、熱酸化速度が第２保護膜３９ａより大きくなるようにする工程と、第２保護膜３９ａ、３９ｂを熱酸化し、生成した第１および第２酸化膜４２、４３を選択的にエッチングして、ゲート電極パターンをスリム化する工程と、スリム化された第２保護膜３９ａ、３９ｂを用いてサイズＬ１、Ｌ２のゲート電極１８、２３を形成する工程と、を具備する。 （もっと読む）

【課題】サリサイド形成の際にコバルト等の金属によってスパイクが発生しても、スパイクに起因するリーク電流を抑制し、感光セルの不良を発生しにくい固体撮像装置を提供する。
【解決手段】半導体基板１０上に、フォトダイオード５に蓄積された電荷を一時的に蓄積する浮遊拡散層１が形成されている。浮遊拡散層１は、拡散領域１１と、拡散領域１１より高い不純物濃度を有する拡散領域１２とを含んでいる。浮遊拡散層１の表面の一部、すなわち、拡散領域１２の表面にはコンタクト４に接続されるサリサイド層２が形成されている。そして、サリサイド層２によって覆われた拡散領域１２は、スパイク１６より十分に深く形成されている。 （もっと読む）

【課題】半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供する。
【解決手段】領域ＢのＥＳＤ保護素子は、ｐ型ベース層１４の表面にｐ＋型コンタクト領域１６Ｅ及びｎ＋型ソース領域１７Ｅを備えている。ｎ＋型ソース領域１７Ｅの直下には、領域Ａのｎ＋型ソース領域１７と異なり、ｐ＋型拡散層１５は形成されておらず、ｎ＋型ソース領域１７Ｅのシート抵抗Ｒ１は、ｎ＋型ソース領域１７のシート抵抗Ｒ２よりも大きい（Ｒ１＞Ｒ２）。また、領域Ｂのｐ型ベース層１４から離間した領域には、ｎ＋型ドレイン領域１８Ｅと、このドレイン領域１８Ｅからｐ型ベース層１４の方向に向かって伸びるｎ−型拡張領域１９Ｅとが形成されている。ｎ−型拡張領域１９Ｅの横方向の長さＬ１は、ｎ−型拡張領域１９の横方向の長さＬ２より小さくされている（Ｌ１＜Ｌ２）。 （もっと読む）

【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】同一半導体基板内に、高いしきい値電圧、または低いしきい値電圧を有する複数のトランジスタを有用な集積回路、およびその製造方法を提供すること。
【解決手段】第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極１８１を有する第２タイプのトランジスタ１８３とを含む。上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝１８０内に形成されている。上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填している。上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填している。上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチとのそれぞれの間に、各基板部分がそれぞれ配置されている。 （もっと読む）

【課題】 低耐圧トランジスタとの混載が可能で、微細化及び耐圧の調整が容易な横型の高耐圧ＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】 高耐圧ＭＯＳＦＥＴが、半導体基板１上の高耐圧用活性領域４に形成された溝部１０と、溝部１０を挟んだ両側の高耐圧用活性領域４の上面に形成され、高耐圧用活性領域４とは逆導電型に不純物注入された２つのポリシリコン層６と、溝部１０を挟んだ両側に位置し、ポリシリコン層６の下部の高耐圧用活性領域４の表面に高耐圧用活性領域４とは逆導電型に不純物注入された２つの不純物拡散ドリフト層９と、溝部１０の底面と側面、及び、各ポリシリコン層６の溝部１０に近い側の近接領域の溝部側の端面及び上面に、ゲート酸化膜１１を介して形成されたゲート電極１３ａを備え、２つのポリシリコン層６のゲート電極１３ａに覆われていない近接領域以外の部分に、夫々ソース・ドレイン領域１５ａが形成されている。 （もっと読む）

【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。
【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。 （もっと読む）

【課題】高精度で且つ効率良くシミュレーションすることが可能な半導体集積回路を提供する。
【解決手段】集積回路は、第１導電型の第１のウエルと、ゲート長方向に延びるウエル境界において第１のウエルと接する第２導電型の第２のウエルと、第１のウエル内に設けられた第２導電型の第１の活性領域を有する第１のトランジスタと、第１のウエル内に設けられ、第１の活性領域とゲート幅方向の長さが異なる第２導電型の第２の活性領域を有する第２のトランジスタとを備える。第１の活性領域のゲート幅方向の中心位置は、ウエル境界を基準として第２の活性領域のゲート幅方向の中心位置と揃えられている。 （もっと読む）

【課題】極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型トランジスタの素子特性の特性を改善を実現するも、ｐ型トランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高いＣＭＯＳトランジスタを実現する。
【解決手段】第１のポケット領域となるｐ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ａの下方においてソース側とドレイン側とで離間するような不純物種及び注入条件を用いる。一方、第２のポケット領域となるｎ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ｂの下方においてソース側とドレイン側とで繋がるような不純物種及び注入条件を用いる。そして、ポリゲートストレス技術を実行する。 （もっと読む）