【課題】チャネル間の相互影響を抑制しつつ、少なくとも３Ｆ^２のレイアウトを実現する。
【解決手段】半導体記憶装置１は、Ｙ方向に垂直な２側面のうちの一方の側面１２ａの領域１３ａに第１のチャネルＣＨ１、他方の側面１２ｂのうちＹ方向に見て領域１３ａと重ならない領域１３ｂに第２のチャネルＣＨ２がそれぞれ設けられるとともに、これらの側面１２ａ，１２ｂの他の領域が酸化されて絶縁酸化膜とされたシリコンピラー１１と、それぞれゲート絶縁膜１４ａ，１４ｂを介して側面１２ａ，１２ｂを覆う２本のワード線ＷＬとを備え、第１のチャネルＣＨ１と第２のチャネルＣＨ２とが、上記絶縁酸化膜によって絶縁分離されている。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】ゲート長によらずトランジスタ特性を向上させることが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の結晶面上に形成された第１のＮチャンネルＦｉｎＦＥＴと、第１の結晶面上に形成され、第１のＮチャンネルＦｉｎＦＥＴよりもゲート長が長い第２のＮチャンネルＦｉｎＦＥＴとを具備する。第１のＮチャンネルＦｉｎＦＥＴのフィン部の側面と、第２のＮチャンネルＦｉｎＦＥＴのフィン部の側面とは、共に第１の結晶面のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面に形成されている。第２のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅は、第１のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅よりも広い。 （もっと読む）

【課題】ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更する半導体装置のセルレイアウト方法及び半導体装置を提供すること。
【解決手段】インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきを等しくするため、第２トランジスタＴｒ２のゲート長及びゲート幅を、第１トランジスタＴｒ１のゲート面積と等しくなるように調整する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いるＦＥＴ及びその製造方法において、閾値電圧の制御性を向上する。
【解決手段】基板１０１上に高誘電率ゲート絶縁膜１１０、その上にゲート電極１１１ａを形成する。少なくともゲート電極１１１ａをマスクとして基板１０１にＮ型不純物を導入し、Ｎ型イクステンション領域１１３を形成する。少なくともゲート電極１１１ａをマスクとして、基板１０１におけるＮ型イクステンション領域１１３の下にＰ型不純物を導入し、Ｐ型ポケット領域１１４を形成する。Ｎ型イクステンション領域１１３に対するＮ型不純物のうちのＡｓの導入量を、当該Ａｓと高誘電率ゲート絶縁膜１１０中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定する。臨界点は、高誘電率ゲート絶縁膜１１０の膜厚に基づいて算出される。 （もっと読む）

【課題】低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくい半導体装置を提供することである。
【解決手段】第１のトランジスタのコレクタ端子と第２のトランジスタのエミッタ端子とを接続して出力端子とし、第１のトランジスタのベース端子と第２のトランジスタのベース端子とを接続して第１のベース端子とし、第１のトランジスタと第２のトランジスタとは同一構造であり、第１のベース端子には、第１のトランジスタのエミッタ側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、供給電圧には、第１及び第２のトランジスタがnpn、又はpnpかによって、正の電圧又は負の電圧を印加される半導体装置。 （もっと読む）

【課題】半導体基板上に分布して形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなっている。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】 エリアの消費が少ない双方向ＥＳＤパワークランプを提供する。
【解決手段】 本発明は、第１のノードと第２のノードとの間に接続された導電性経路と、導電性経路をトリガすることができるトリガノードとを有する半導体構造（大きいＮＦＥＴ、大きいＰＦＥＴ）を備える双方向ＥＳＤパワークランプに関する。ＥＳＤ過渡検出回路は、第１のノードと第２のノードとの間に接続され、かつトリガノードに接続され、かつ第１のノードでの第１のＥＳＤ過渡の発生を検出する第１の部分（１０乃至１７）を備える。半導体構造は、絶縁体基板上に提供されて、基板を介した上記第１のノードと上記第２のノードとの間の寄生導電性経路が回避される。ＥＳＤ過渡検出回路はさらに、第２のノードでの第２のＥＳＤ過渡の発生を検出する第２の部分（Ｍ１，Ｍ２）を備える。 （もっと読む）

【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。
【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。 （もっと読む）

【課題】半導体装置の仕様を満たす電圧が得られているどうかを、半導体装置内で容易に検出できるようにする。
【解決手段】半導体装置の内部回路の出力電圧を検出し、前記出力電圧が半導体装置の仕様内の電圧であるか仕様外の電圧であるかを判定する機能を有する検出回路を備えており、前記検出回路は、前記出力電圧が仕様内であるか仕様外であるかを判定する信号をデジタル回路に送り、前記デジタル回路は当該信号に応じて回路動作の実行または停止を行う。 （もっと読む）

【課題】素子分離領域での段差の形成を抑制して高い信頼性を短い工程で得ることができる半導体装置を提供する。
【解決手段】素子分離絶縁膜３１３の中央部から第１の素子活性領域側に段差が形成されている。素子分離絶縁膜３１３の前記第１の素子活性領域側の端部にくびれ部が形成されている。前記段差の前記中央部側の端部と前記くびれ部との平面視での距離をｘ、素子分離絶縁膜３１３の頂部の半導体基板３１２表面からの高さをｙ、前記くびれ部と前記段差の前記中央部側の端部とを結ぶ線分の半導体基板３１２表面からの傾きをαとしたとき、ｘの値が数式「ｙ／ｓｉｎα」の値よりも大きい。 （もっと読む）

【課題】 電気光学装置の製造コストを低減する技術を提供する。
【解決手段】 電気光学装置を形成するＴＦＴの作製方法において、必要とするパターニング回数を極力低減することにより、製造コストの低減を図る。具体的には、ゲート配線をマスクとして活性層に不純物元素を添加した後、該ゲート配線の線幅をパターニング工程を施すことなく狭め、再度不純物元素を添加する。これによりパターニング回数を増やすことなくＬＤＤ領域を形成できる。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【課題】ドレイン、バックゲート間耐圧が高く、ＤＭＯＳＦＥＴ用ゲートのＥＳＤ保護を両立することが可能なＥＳＤ保護素子を備える半導体装置を提供する。
【解決手段】本体トランジスタ領域１０と、ＥＳＤ保護素子領域３０とからなり、第１導電型の半導体層からなるドレイン領域１１と、ドレイン領域１１上に形成された第１導電型半導体領域から成るドリフト領域１２と、ドリフト領域１２に形成された第２導電型半導体領域から成るボディ領域１４，３４とを備える。そして、ＥＳＤ保護素子領域１０におけるゲート電極３７のゲート長が、本体トランジスタ領域１０におけるチャネル領域長の２倍以下である半導体装置を構成する。 （もっと読む）

【課題】 本発明は、周辺回路部にＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とを有するＮＡＮＤ型フラッシュメモリにおいて、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにする。
【解決手段】 たとえば、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部にゲート絶縁膜加工を施すことにより、そのＳＴＩ２０４の底部に、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１とＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１との膜厚差に応じた深さの第２領域２０４Ｘを形成する。この第２領域２０４Ｘの分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４よりも、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４での埋め込み素子分離用絶縁膜の膜厚（膜量）を増加させることが可能となる。 （もっと読む）

【課題】製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御する。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。 （もっと読む）

【課題】従来の縦型ＭＯＳＦＥＴは、埋め込み絶縁膜の上部に、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜を３つ積層しなければならない。また、チャネル長は、チャネル領域となる半導体膜の膜厚で決まっていた。
【解決手段】本発明の縦型ＭＯＳＦＥＴは、埋め込み絶縁膜の上部には、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜が必要ではなく、埋め込み絶縁膜の上部に半導体膜を少なくとも２つ積層すればよい。このため、これら半導体膜で生じる段差を少なくすることができる。また、チャネル領域を構成する半導体膜の膜厚に関係なく半導体膜に設ける拡散層の拡散深さでチャネル長を決めることができるため、チャネル長が異なるＭＯＳＦＥＴを容易に同一の半導体基板上に構成することができる。 （もっと読む）

【課題】所望の特性が得られるフィン型ＣＭＩＳＦＥＴを実現する。
【解決手段】ゲート絶縁膜１４ｂの外側に位置するｎ型のフィン型半導体領域１３ｂにおける上部コーナーの曲率半径ｒ１’は、ゲート絶縁膜１４ｂの下側に位置するｎ型のフィン型半導体領域１３ｂにおける上部コーナーの曲率半径ｒ１よりも大きく且つ２×ｒ１以下である。ゲート絶縁膜９１４ｃの外側に位置するｐ型のフィン型半導体領域９１３ｃにおける上部コーナーの曲率半径ｒ２’は、ゲート絶縁膜９１４ｃの下側に位置するｐ型のフィン型半導体領域９１３ｃにおける上部コーナーの曲率半径ｒ２よりも大きく且つ２×ｒ２以下である。 （もっと読む）

【課題】所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する形成方法を提供する。
【解決手段】半導体装置は、第１の深さに達する素子分離領域１２と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜ＧＩ１と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタ１７と、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜ＧＩ２と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタ１８と、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。 （もっと読む）