【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】簡便な製造方法によって製造された良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、絶縁基板１１と、絶縁基板１１に支持されたチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む半導体層３０Ａと、チャネル領域３３Ａの導電性を制御するゲート電極５１とを有する。半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域３１Ａ、および、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域３２Ａとを有する。チャネル領域３３Ａ、第１および第２低濃度領域３１Ａおよび３２Ａは、ソースおよびドレイン領域３４Ａおよび３５Ａの不純物濃度より低い第１不純物濃度を有する。ゲート電極５１は、第１および第２低濃度領域３１Ａおよび３２Ａの全部を覆うように形成されている。 （もっと読む）

【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 （もっと読む）

【課題】異なる電源系統から電源電圧を供給される出力回路と入力回路とを含む半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制する。
【解決手段】半導体装置が、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５と、信号線２０と、メインＥＳＤ保護素子１６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とを備えている。出力回路１５がＰＭＯＳトランジスタＰ３を含み、入力回路２５がＮＭＯＳトランジスタＮ１を含む。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。 （もっと読む）

【課題】放電効率の向上と、通常動作時の電位変動の伝達の抑制とを両立させることができる静電気保護素子を有する半導体装置を提供すること。
【解決手段】第１電源電位配線と第１接地電位配線との間にて、電気的に接続された第１回路、及びダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、第２電源電位配線と第２接地電位配線との間にて、電気的に接続された第２回路、及びダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されている。 （もっと読む）

【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。 （もっと読む）

【課題】ＥＳＤ保護回路に使用するＭＯＳトランジスタのオフリーク電流を低減して、信号端子の端子リーク電流を低減する。
【解決手段】ＥＳＤ保護回路１００は、ＭＯＳトランジスタ１０（又は２０）を備える。ＭＯＳトランジスタ１０（又は２０）は、ドレイン端子とソース端子が信号端子２と電源ＶＤＤ（又はＧＮＤ）にそれぞれ接続され、ソース端子に印加されるＶＤＤ（又はＧＮＤ）の電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位ＶＨ（又はＶＬ）がゲート端子に印加される。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】ＬＣＤドライバのチップサイズを縮小させる
【解決手段】シリコン基板上に構成されたＬＣＤドライバＤＲＶ１を有する半導体装置であって、ＬＣＤドライバＤＲＶ１は、ソース出力回路領域ＲＳに配置され、データ信号ＶＤを生じる複数のソース出力セルＣＳ１と、そのデータ信号ＶＤを受けて外部に送信するための複数の出力パッドＰＤ１とを有する。複数の出力パッドＰＤ１はシリコン基板上の行方向に沿って並んで配置され、複数のソース出力セルＣＳ１は行方向に沿って２行Ｎ列に並んで配置されている。特に、第１行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ−１）番目の出力パッドＰＤ１に電気的に接続され、第２行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ）番目の出力パッドＰＤ１に電気的に接続されている。 （もっと読む）

【課題】製造工程増加を抑制しつつ、閾値電圧の異なる複数のトランジスタ（ＦＥＴ）を同一基板上に有する半導体装置を実現する。
【解決手段】半導体装置は同一導電型の第１及び第２ＦＥＴを有する。第１ＦＥＴは、基板１上の第１ゲート電極１３Ｌ、その側方の第１サイドウォール１５Ｌ、第１ゲート電極１３Ｌ両側の第１活性領域１Ｌの第１エクステンション領域１７Ｌを備える。第２ＦＥＴは、基板１上の第２ゲート電極１３Ｈ、その側方の第２サイドウォール１５Ｈ、第２ゲート電極１３Ｈ両側の第２活性領域１Ｈの第２エクステンション領域１７Ｈを備える。ゲート長方向に関し、第１エクステンション領域１７Ｌと第１ゲート電極１３Ｌとの重なりは、第２エクステンション領域１７Ｈと第２ゲート電極１３Ｈとの重なりよりも長い。第１ゲート電極１３Ｌと第１サイドウォール１５Ｌとの距離は、第２ゲート電極１３Ｈと第２サイドウォール１５Ｈとの距離より短い。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層を含むトランジスタと、酸化物半導体以外の半導体材料を用いて構成された論理回路と、を有し、前記トランジスタのソース電極またはドレイン電極の一方と、前記論理回路の少なくとも一の入力とは電気的に接続され、前記トランジスタを介して、前記論理回路に少なくとも一の入力信号が供給される半導体装置である。ここで、トランジスタのオフ電流は１×１０^−１３Ａ以下であるのが望ましい。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】ＬＳＩやＣＰＵやメモリに用いるトランジスタのリーク電流及び寄生容量を低減することを課題の一とする。
【解決手段】酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が形成される薄膜トランジスタを用い、ＬＳＩやＣＰＵやメモリなどの半導体集積回路を作製する。水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジスタは、リーク電流による消費電力の少ない半導体装置を実現できる。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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