半導体装置
【課題】占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にシャロートレンチ分離を有する、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用したＭＯＳ型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００４】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００５】
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００６】
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２３１８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１０】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
【００１１】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
【００１２】
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
【００１４】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
【００１５】
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１７】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１８】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【００１９】
Ｐ型のシリコン基板１０１上にＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、ソース領域２０１とドレイン領域２０２の間のチャネル領域上には、シリコン酸化膜などからなるゲート絶縁膜２０３が設けられ、その上面にポリシリコンなどからなるゲート電極２０４が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はトレンチ分離領域６１０に囲まれている。
【００２０】
ここで、ドレイン領域２０２上には、シリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜、あるいは図示しないが内部回路領域に形成されたＥＥＰＲＯＭのトンネル絶縁膜と同一の膜などからなる薄い絶縁膜２０６を介してポリシリコン膜などからなる電極２０５が形成され、コンタクトホール５１０を介して第１のメタル配線３１０と接続している。
【００２１】
メタル配線３１０上には、保護膜４４０が形成されているが、一部が除去されて一部で外部接続端子領域８０１を形成している。薄い絶縁膜２０６は、外部接続端子領域８０１からの信号を受ける電極２０５に半導体装置の絶対最大定格を超える電圧が印加された際に、絶縁破壊を起こして電極２０５と、ドレイン領域２０２とが導通する膜厚および膜質で形成されている。
【００２２】
薄い絶縁膜２０６の膜厚および膜質を適宜組み合わせて設定することにより、所望の印加電圧において外部接続端子領域８０１からの信号を受ける電極２０５と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２とを絶縁破壊して導通させることが可能である。
【００２３】
薄い絶縁膜２０６をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子領域８０１からの信号を受ける電極２０５とドレイン領域２０２とは絶縁分離された状態となるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２には外部接続端子領域８０１に印加された信号（電圧）は伝達されず、静電気パルス等の大きな電圧が印加されるまでは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の発生を基本的に防止することができる。
【００２４】
外部接続端子領域８０１に絶対最大定格を超える大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子領域８０１からの信号を受ける電極２０５とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２とが絶縁破壊して導通し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作し、静電気パルス電流を効率よく逃がすことができる。これらの動作により、内部回路要素に対する保護機能がしっかりと発揮される。
【００２５】
また、図１の実施例においては、簡単のためコンベンショナル構造のＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、本発明はこれに限定されず、ＬＤＤ構造や、ドレイン領域２０２を一定の幅でゲート電極２０４から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても構わないことはいうまでもない。
【符号の説明】
【００２６】
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ 電極
２０６ 薄い絶縁膜
３１０ 第１のメタル配線
４１０ 第１の絶縁膜
４４０ 第２の絶縁膜
５１０ コンタクトホール
６１０ トレンチ分離領域
８０１ 外部接続端子領域
【技術分野】
【０００１】
本発明は、素子分離構造にシャロートレンチ分離を有する、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用したＭＯＳ型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００４】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００５】
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００６】
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２３１８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１０】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
【００１１】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
【００１２】
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
【００１４】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
【００１５】
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１７】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１８】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【００１９】
Ｐ型のシリコン基板１０１上にＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、ソース領域２０１とドレイン領域２０２の間のチャネル領域上には、シリコン酸化膜などからなるゲート絶縁膜２０３が設けられ、その上面にポリシリコンなどからなるゲート電極２０４が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はトレンチ分離領域６１０に囲まれている。
【００２０】
ここで、ドレイン領域２０２上には、シリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜、あるいは図示しないが内部回路領域に形成されたＥＥＰＲＯＭのトンネル絶縁膜と同一の膜などからなる薄い絶縁膜２０６を介してポリシリコン膜などからなる電極２０５が形成され、コンタクトホール５１０を介して第１のメタル配線３１０と接続している。
【００２１】
メタル配線３１０上には、保護膜４４０が形成されているが、一部が除去されて一部で外部接続端子領域８０１を形成している。薄い絶縁膜２０６は、外部接続端子領域８０１からの信号を受ける電極２０５に半導体装置の絶対最大定格を超える電圧が印加された際に、絶縁破壊を起こして電極２０５と、ドレイン領域２０２とが導通する膜厚および膜質で形成されている。
【００２２】
薄い絶縁膜２０６の膜厚および膜質を適宜組み合わせて設定することにより、所望の印加電圧において外部接続端子領域８０１からの信号を受ける電極２０５と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２とを絶縁破壊して導通させることが可能である。
【００２３】
薄い絶縁膜２０６をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子領域８０１からの信号を受ける電極２０５とドレイン領域２０２とは絶縁分離された状態となるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２には外部接続端子領域８０１に印加された信号（電圧）は伝達されず、静電気パルス等の大きな電圧が印加されるまでは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の発生を基本的に防止することができる。
【００２４】
外部接続端子領域８０１に絶対最大定格を超える大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子領域８０１からの信号を受ける電極２０５とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２とが絶縁破壊して導通し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作し、静電気パルス電流を効率よく逃がすことができる。これらの動作により、内部回路要素に対する保護機能がしっかりと発揮される。
【００２５】
また、図１の実施例においては、簡単のためコンベンショナル構造のＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、本発明はこれに限定されず、ＬＤＤ構造や、ドレイン領域２０２を一定の幅でゲート電極２０４から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても構わないことはいうまでもない。
【符号の説明】
【００２６】
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ 電極
２０６ 薄い絶縁膜
３１０ 第１のメタル配線
４１０ 第１の絶縁膜
４４０ 第２の絶縁膜
５１０ コンタクトホール
６１０ トレンチ分離領域
８０１ 外部接続端子領域
【特許請求の範囲】
【請求項１】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている請求項１記載の半導体装置。
【請求項３】
前記電極はポリシリコン膜にて形成されている請求項１記載の半導体装置。
【請求項４】
前記電極は前記内部回路領域のＭＯＳ型トランジスタのゲート電極と同一の膜で形成されている請求項１記載の半導体装置。
【請求項５】
前記薄い絶縁膜は、シリコン酸化膜により形成されている請求項１記載の半導体装置。
【請求項６】
前記薄い絶縁膜は、シリコン酸化膜とシリコン窒化膜の複合膜により形成されている請求項１記載の半導体装置。
【請求項７】
前記薄い絶縁膜は、前記内部回路領域内に形成されたＥＥＰＲＯＭのトンネル酸化膜と同一の膜により形成されている請求項１記載の半導体装置。
【請求項８】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項９】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項１】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている請求項１記載の半導体装置。
【請求項３】
前記電極はポリシリコン膜にて形成されている請求項１記載の半導体装置。
【請求項４】
前記電極は前記内部回路領域のＭＯＳ型トランジスタのゲート電極と同一の膜で形成されている請求項１記載の半導体装置。
【請求項５】
前記薄い絶縁膜は、シリコン酸化膜により形成されている請求項１記載の半導体装置。
【請求項６】
前記薄い絶縁膜は、シリコン酸化膜とシリコン窒化膜の複合膜により形成されている請求項１記載の半導体装置。
【請求項７】
前記薄い絶縁膜は、前記内部回路領域内に形成されたＥＥＰＲＯＭのトンネル酸化膜と同一の膜により形成されている請求項１記載の半導体装置。
【請求項８】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項９】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【図１】
【公開番号】特開２０１１−７１３２９（Ｐ２０１１−７１３２９Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１２４３（Ｐ２００９−２２１２４３）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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