半導体装置
【課題】ＬＣＤドライバのチップサイズを縮小させる
【解決手段】シリコン基板上に構成されたＬＣＤドライバＤＲＶ１を有する半導体装置であって、ＬＣＤドライバＤＲＶ１は、ソース出力回路領域ＲＳに配置され、データ信号ＶＤを生じる複数のソース出力セルＣＳ１と、そのデータ信号ＶＤを受けて外部に送信するための複数の出力パッドＰＤ１とを有する。複数の出力パッドＰＤ１はシリコン基板上の行方向に沿って並んで配置され、複数のソース出力セルＣＳ１は行方向に沿って２行Ｎ列に並んで配置されている。特に、第１行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ−１）番目の出力パッドＰＤ１に電気的に接続され、第２行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ）番目の出力パッドＰＤ１に電気的に接続されている。
【解決手段】シリコン基板上に構成されたＬＣＤドライバＤＲＶ１を有する半導体装置であって、ＬＣＤドライバＤＲＶ１は、ソース出力回路領域ＲＳに配置され、データ信号ＶＤを生じる複数のソース出力セルＣＳ１と、そのデータ信号ＶＤを受けて外部に送信するための複数の出力パッドＰＤ１とを有する。複数の出力パッドＰＤ１はシリコン基板上の行方向に沿って並んで配置され、複数のソース出力セルＣＳ１は行方向に沿って２行Ｎ列に並んで配置されている。特に、第１行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ−１）番目の出力パッドＰＤ１に電気的に接続され、第２行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ）番目の出力パッドＰＤ１に電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置（Liquid Crystal Display：ＬＣＤ）を駆動させるＬＣＤドライバを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
行列方向に多数アレイ配置した画素を有するＬＣＤを駆動させるための半導体装置として、ＬＣＤドライバがある。ＬＣＤドライバは、通常、ディスプレイの周辺部に配置されるため、一辺方向に細長いチップ形状を有する。
【０００３】
例えば、特開２００９−４４４１号公報（特許文献１）には、液晶表示パネルのドライバＩＣとして、半導体基板上の複数のウェルにＭＯＳＦＥＴを配置し、高耐圧、高静電気放電（Electrostatic Discharge：ＥＳＤ）耐性を実現し得る構造が開示されている。
【０００４】
また、例えば、特開２００７−１２８６４号公報（特許文献２）には、異なる電圧が印加される複数のディープ−Ｎ−ウェルを備えた、静電放電保護回路が開示されている。
【０００５】
また、例えば、特開２０００−３０５５３４号公報（特許文献３）および特開平８−８７２５１号公報（特許文献４）には、ドット反転駆動方式による液晶駆動回路の駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４４４１号公報
【特許文献２】特開２００７−１２８６４号公報
【特許文献３】特開２０００−３０５５３４号公報
【特許文献４】特開平８−８７２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らが事前に検討したＬＣＤドライバは、ＬＣＤを構成する画素の色調に応じた信号を送信する機能を有する、信号出力回路を含んでいる。ＬＣＤは多数の画素によって構成され、ＬＣＤドライバでは、その各画素に対応する信号を送信する必要がある。そこで、信号出力回路は、各画素に対応する複数の出力セルを有している。
【０００８】
ここで、ＬＣＤドライバを構成する画素は行列方向に並べて配置され、同一の行方向に配置する画素は同一のゲート線によって結線され、同一の列方向に配置する画素は同一のソース線によって結線される。また、比較のための共通信号（コモン信号）が全ての画素に、供給される。ＬＣＤドライバの信号出力回路は、これらのゲート線、ソース線、および、コモン信号を送信するための回路領域である。
【０００９】
このようなＬＣＤドライバの信号出力回路において、特に、ソース信号を送信するためのソース出力回路に関して、本発明者らが検討を行ったところ、以下のような課題を生じ得ることが明らかになった。
【００１０】
上述のように、同一の列方向に配置する画素は同一のソース線によって結線されている場合、列数に応じた数だけソース線が存在する。そして、ＬＣＤドライバの信号出力回路は、個々のソース線にソース出力信号を送信するために、ソース線の数に応じたソース出力セルを有している。ＬＣＤドライバ上でソース出力セルが配置される領域を、ソース出力回路領域と称する。対応するソース出力セルとソース線とは、通常の半導体製造プロセスによって形成された配線およびその配線に繋がるパッドを介して、電気的に接続されている。即ち、パッドもソース線およびソース出力セルと同数存在する。このようにＬＣＤドライバのソース出力セルとソース線とを中継するパッドは、ＬＣＤドライバを構成する半導体基板（半導体チップ、シリコン基板）の長辺方向である行方向の一辺に沿って、並んで配置されている。そして、各々のパッドに対応するソース出力セルも、ソース出力回路領域において、行方向に沿って並んで配置されている。
【００１１】
ここで、ＬＣＤドライバを構成する半導体チップには、信号出力回路領域のほかに、アナログ回路領域やメモリ領域など、種々の回路領域を有する。そして、ＬＣＤ自体の移動携帯端末などへの搭載や低消費電力化などの要求から、他の半導体チップと同様に、ＬＣＤドライバの小型化が望まれている。しかしながら、ソース出力領域をはじめＬＣＤドライバを構成する他の回路領域のサイズは、製造プロセスマージンや製造歩留まりによって決められ、その縮小には限界がある。これにより、ソース出力回路を配置する領域は、ＬＣＤドライバ自体の大きさや他の回路領域の占有率などによって規定される。更に、ＬＣＤの画素数増加の要求に応えるためには、ＬＣＤドライバにおけるソース出力回路領域の寸法は、より厳しく規定されるようになる。このような技術動向にあって、ＬＣＤドライバ上で規定されたソース出力回路領域内において、全てのソース出力セルを同一の行方向に並べて配置することが困難になることが、本発明者らの検討により明らかになった。ソース出力セルを同一の行方向に配置するのが困難になると、パッドへの配線を引き回すための領域が必要となり、ＬＣＤドライバのチップサイズを縮小することが困難になる。
【００１２】
そこで、本発明の目的は、ＬＣＤドライバのチップサイズを縮小させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１５】
半導体基板上に配置されたドライバ回路を有する半導体装置であって、ドライバ回路は、出力回路領域と、その出力回路領域に配置され、出力信号を生じる複数の出力セルと、その出力信号を受け、外部に送信するための複数のパッドとを有する。ここで、複数のパッドは半導体基板の行方向に沿って並んで配置され、複数の出力セルは行方向に沿って２行Ｎ列に並んで配置されている。特に、複数の出力セルのうち、第１行第Ｎ列目に配置する出力セルは、複数のパッドのうち、行方向に見て第（２Ｎ−１）番目に配置されたパッドと電気的に接続されている。また、複数の出力セルのうち、第２行第Ｎ列目に配置する出力セルは、複数のパッドのうち、行方向に見て第（２Ｎ）番目に配置されたパッドと電気的に接続されている。
【発明の効果】
【００１６】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００１７】
即ち、ＬＣＤドライバのチップサイズを縮小させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１であるＬＣＤドライバで駆動する画素の回路図である。
【図２】図１の画素をアレイ配置して液晶ディスプレイを構成した状態を表す説明図である。
【図３】本発明の実施の形態１である半導体装置が有するＬＣＤドライバの要部平面図である。
【図４】本発明の実施の形態１であるＬＣＤドライバおよび液晶ディスプレイ周辺の構成図である。
【図５】本発明の実施の形態１である半導体装置が有するＬＣＤドライバにおけるソース出力セルおよび出力パッドの配置を示す説明図である。
【図６】図５のＬＣＤドライバにおけるソース出力セルおよび出力パッドの配列を示す説明図である。
【図７】（ａ），（ｂ）は、図５のＬＣＤドライバにおける出力パッドの二つの例を示す平面図である。
【図８】図７（ａ）のＡ−Ａ’線に沿って見た断面図である。
【図９】本発明の実施の形態２である半導体装置が有するＬＣＤドライバの要部断面図である。
【図１０】本発明の実施の形態２である駆動方式における電圧条件を示すグラフ図である。
【図１１】図１０の駆動方式で駆動される液晶ディスプレイの説明図である。
【図１２】本発明の実施の形態２である他の駆動方式における電圧条件を示すグラフ図である。
【図１３】図１２の駆動方式で駆動される液晶ディスプレイの説明図である。
【図１４】本発明者らが事前に検討したＬＣＤドライバの説明図である。
【図１５】図１４のＬＣＤドライバの他の説明図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１の半導体装置のＬＣＤドライバとその駆動方式に関して、以下で詳しく説明する。
【００２１】
液晶ディスプレイ（液晶表示装置、ＬＣＤともいう）は、絵や文字を表示する単位である画素（ピクセルともいう）が、縦横に複数個並べられて構成される。この画素数を増加させることで、映像中の曲線は滑らかに見えるため、高詳細化することになる。なお、カラー表示を行う場合、赤（Red：Ｒ）、緑（Green：Ｇ）、青（Blue：Ｂ）の３原色を結合して１画素が構成される。
【００２２】
図１に、本実施の形態１のＬＣＤドライバで駆動する画素ＰＸＬの回路図を示す。図２に、図１の画素ＰＸＬをアレイ配置して液晶ディスプレイ（液晶表示装置）ＤＰを構成した状態を表す説明図を示す。画素の駆動方式であるアクティブ・マトリクス方式のスイッチとして用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）ＱＴＦＴを用いた液晶ディスプレイＤＰの構成について、図１および図２を用いて説明する。
【００２３】
液晶ディスプレイＤＰは、ガラス基板上に配置された、液晶ソース線ＳＬ、液晶ゲート線ＧＬ、それらの交差部に配置されたスイッチ用の薄膜トランジスタＱＴＦＴ、および、そのスイッチの近傍に配置された画素容量ＣＰによって構成される。特に、ガラス基板の列方向には液晶ソース線ＳＬが延び、行方向には液晶ゲート線ＧＬが延び、各画素ＰＸＬがマトリクス（行列）状に配置されている。
【００２４】
同一行に配列する画素ＰＸＬの薄膜トランジスタＱＴＦＴのゲートは、液晶ゲート線ＧＬに接続されている。また、同一列に配列する画素ＰＸＬの薄膜トランジスタＱＴＦＴのソースは、液晶ソース線ＳＬに接続されている。また、各画素ＰＸＬの薄膜トランジスタＱＴＦＴのドレインには、液晶材が封じ込められた画素容量ＣＰの片方の電極が接続されている。画素容量ＣＰの他方の電極は、全ての画素ＰＸＬに共通の共通電位線ＣＬが接続されている（コモン電極）。
【００２５】
所望の液晶ゲート線ＧＬにアドレス信号（ゲート出力信号、出力信号）ＶＡを加えると、その行の薄膜トランジスタＱＴＦＴは導通状態（オン状態）となる。そして、当該液晶ゲート線ＧＬ上の画素ＰＸＬには、液晶ソース線ＳＬから与えられるデータ信号（ソース出力信号、出力信号）ＶＤが書き込まれる。一方、液晶ゲート線ＧＬによってアドレス信号ＶＡが加えられなかった行の画素ＰＸＬでは、薄膜トランジスタＱＴＦＴが非導通状態（オフ状態）であるから、既に書き込まれていたデータが保持（記憶）されたままとなる。
【００２６】
各画素ＰＸＬの画素容量ＣＰでは、両電極間の電位差によって階調差（色調）を表現する。いま、薄膜トランジスタＱＴＦＴがオン状態であれば、画素容量ＣＰの一方の電極は液晶ソース線ＳＬによって供給されるデータ信号ＶＤと同電位になっている。他方の電極では、全ての画素ＰＸＬで共通電位線ＣＬを共有しており、このコモン電極には比較のための基準電位としてコモン信号ＶＣが送信されている。
【００２７】
このように、液晶ディスプレイＤＰを構成する画素ＰＸＬに対しては、ある行の液晶ゲート線ＧＬにアドレス信号ＶＡが送信され、その行の画素ＰＸＬに、各列方向の液晶ソース線ＳＬから送信されたデータ信号ＶＤが書き込まれる。当該画素ＰＸＬでは、全ての画素ＰＸＬに共通のコモン信号ＶＣとデータ信号ＶＤとの電位差によって、画素容量ＣＰの階調差を表現する。そして、他の液晶ゲート線ＧＬが順序よく選択されることによって一画面が表示される。
【００２８】
上述の液晶ゲート線ＧＬへのアドレス信号ＶＡ、液晶ソース線ＳＬへのデータ信号（ソース出力信号）ＶＤ、および、共通電位線ＣＬへのコモン信号ＶＣは、ＬＣＤドライバ（ドライバ回路）ＤＲＶ１によって出力される。液晶ゲート線ＧＬの延長線上にはアドレス信号入力端子ＴＡが配置され、液晶ソース線ＳＬの延長線上にはデータ信号入力端子ＴＤが配置されている。また、共通電位線ＣＬをまとめる一点として、コモン信号入力端子ＴＣが配置されている。ＬＣＤドライバＤＲＶ１からの各入力信号ＶＡ，ＶＤ，ＶＣは、これらの入力端子ＴＡ，ＴＤ，ＴＣを介して、各信号配線ＧＬ，ＳＬ，ＣＬに送信される。
【００２９】
図３に、本実施の形態１のＬＣＤドライバＤＲＶ１の要部平面図を示す。
【００３０】
ＬＣＤドライバＤＲＶ１上は、シリコン基板（半導体基板）１上に構成される。通常、ＬＣＤドライバＤＲＶ１は、ガラス基板上の液晶ディスプレイ周辺に実装される。そのため、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１は、一辺方向に長い長方形状を有し、その長辺方向をディスプレイの外周に沿うようにして配置される。液晶ディスプレイを拡大する際には、このＬＣＤドライバＤＲＶ１のチップサイズを縮小することになるが、この場合、ＬＣＤドライバＤＲＶ１の短辺方向に縮小すること（短辺化）が有効である。
【００３１】
なお、本実施の形態１では、ＬＣＤドライバＤＲＶ１の長辺方向を行方向（第１方向）と定義する。また、ＬＣＤドライバＤＲＶ１の短辺方向を列方向（第２方向）と定義する。即ち、ＬＣＤドライバＤＲＶ１を構成するシリコン基板１は、行方向に長い長方形状である。
【００３２】
ＬＣＤドライバＤＲＶ１は、上述の各信号を生じさせる回路が配置された出力信号回路領域を有する。より具体的には、ゲート出力回路領域ＲＧや、ソース出力回路領域（出力回路領域）ＲＳが配置されている。ゲート出力回路領域ＲＧはゲートドライバともいう。また、ソース出力回路領域ＲＳは、ソースドライバまたはセグメントドライバともいう。ゲート出力回路領域ＲＧおよびソース出力回路領域ＲＳは、上記図１，２で説明した液晶ディスプレイＤＰの薄膜トランジスタＱＴＦＴのゲートおよびソースにおいて、画像を時分割駆動で表示するためのアドレス信号ＶＡおよびデータ信号ＶＤを生じさせる回路である。本実施の形態１のＬＣＤドライバＤＲＶ１におけるソース出力回路領域ＲＳの構成に関しては、後に詳しく説明する。このほか、アナログ信号を処理するアナログ回路領域ＲＡや制御回路を搭載したロジック回路領域ＲＬ、また、保護素子形成領域、メモリ回路領域、コモン出力回路領域（それぞれ図示しない）などが配置されている。ロジック回路領域ＲＬは、各種レジスタあるいは制御回路などから構成される。また、保護素子形成領域には、ゲート出力回路領域ＲＧやソース出力回路領域ＲＳを正負のサージ（静電破壊）から保護するための保護素子（例えばｐｎ接合ダイオードなど）が形成されている。
【００３３】
ＬＣＤドライバＤＲＶ１上には、上記のゲート出力回路領域ＲＧやソース出力回路領域ＲＳなどから生じるアドレス信号ＶＡやデータ信号ＶＤを受け、液晶ゲート線ＧＬや液晶ソース線ＳＬ（上記図１，２参照）などに送信するために、複数の出力パッド（複数のパッド、パッド）ＰＤ１が配置されている。複数の出力パッドＰＤ１は、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１上において、その長辺方向である行方向に沿う辺側に並んで配置されている。これらの出力パッドＰＤ１は液晶ディスプレイＤＰに各信号ＶＡ，ＶＤを出力するためのものであるから、ＬＣＤドライバＤＲＶ１がガラス基板上に実装された際に、液晶ディスプレイＤＰにより近い箇所に出力パッドＰＤ１が配置されたほうが好ましい。従って、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１の二つの長辺のうちの一方に沿うようにして出力パッドＰＤ１を並べて配置し、当該長辺が液晶ディスプレイＤＰ側に対向するようにして実装する。ゲート出力回路領域ＲＧおよびソース出力回路領域ＲＳと、出力パッドＰＤ１とは、配線を介して電気的に接続されている。本実施の形態１のＬＣＤドライバＤＲＶ１における、複数の出力パッドＰＤ１の配列や、ソース出力回路領域ＲＳとの配線接続の構成に関しては、後に詳しく説明する。
【００３４】
また、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１の二つの長辺のうち、出力パッドＰＤ１が配置されている長辺側と反対の長辺側には、外部の制御回路等から出力される信号を入力するための入力パッドＰＤ２が配置されている。
【００３５】
一例として、上記図２の液晶ディスプレイＤＰにおいて、その解像度がＱＱＶＧＡ（Quarter Quarter Video Graphics Array）の１６０×１２０画素である場合、１６０本の液晶ゲート線ＧＬおよび１２０×３（ＲＧＢ）本の液晶ソース線ＳＬが用いられる。そして、各液晶ゲート線ＧＬおよび各液晶ソース線ＳＬに対応するように、５２０個の出力パッドＰＤ１が必要になる。
【００３６】
図４に、本実施の形態１のＬＣＤドライバＤＲＶ１および液晶ディスプレイＤＰ周辺の構成図を示す。システム装置から転送されてきた表示信号群１０１は、液晶コントローラ１０２に送信される。液晶コントローラ１０２は、表示信号群１０１を、表示データ１０３、表示データ１０３に同期したデータ伝送クロック１０４、水平期間を示す水平同期信号１０５、および、液晶駆動の交流タイミングを示す交流信号１０６に変換し、ＬＣＤドライバＤＲＶ１に送信する。また、液晶コントローラ１０２は、液晶ディスプレイＤＰの線順次選択を行う走査回路１０７に対して、フレームの周期を示すフレーム同期信号１０８、および、走査水平周期のタイミングを示す走査水平同期信号１０９を送信する。また、電源回路１１０は、液晶駆動電圧の交流極性が正極性である正極性階調基準電圧１１１、負極性である負極性階調基準電圧１１２、液晶ディスプレイＤＰの共通電極の基準電圧である共通電極電圧１１３、および、走査回路１０７が出力する走査駆動電圧の走査基準電圧１１４を発生させる。
【００３７】
ＬＣＤドライバＤＲＶ１は以下の構成要素を有する。即ち、ＬＣＤドライバＤＲＶ１は、シフトレジスタ回路１１５、制御回路１１６，１１７、ラッチ回路１１８、選択回路１１９，１２０、ＤＡＣ回路１２１，１２２、および、出力アンプ回路１２３を有する。
【００３８】
シフトレジスタ回路１１５は、ＬＣＤドライバＤＲＶ１の内部の表示データ１０３およびデータ伝送クロック１０４を順次取り込み、ラッチ回路１１８に対して表示データバス１２４を出力する。制御回路１１６は、水平同期信号１０５からＬＣＤドライバＤＲＶ１内部のタイミング信号として、水平ラッチ信号１２５と反転タイミング信号１２６とを生成する回路である。水平ラッチ信号１２５は、上述の表示データバス１２４と同時にラッチ回路１１８に出力される。これにより、ラッチ回路１１８では、表示データバス１２４の表示データをラッチして出力データ１２７を出力する。
【００３９】
ラッチ回路１１８からの出力データ１２７は選択回路１１９に送信される。また、制御回路１１７は交流信号１０６から選択信号１２８を生成し、選択回路１１９に送信される。そして、選択回路１１９は、出力データ１２７および選択信号１２８を受けて、隣接する画素に対応した出力端子の表示データを選択し、選択データ１２９を出力する。この選択データ１２９を受けて、ＤＡＣ回路１２１では、選択データ１２９に対応した正極性階調電圧を生成し、ＤＡＣ回路１２２では、選択データ１２９に対応した負極性階調電圧を生成する。このように、各ＤＡＣ回路１２１，１２２から、階調電圧１３０が生成される。
【００４０】
階調電圧１３０は選択回路１２０に送信される。選択回路１２０では、この階調電圧１３０を受けて、隣接する出力端子に対応した階調電圧を選択し、選択階調電圧１３１を生成する。この選択階調電圧１３１は出力アンプ回路１２３によって増幅され、液晶ディスプレイＤＰに出力される。
【００４１】
本実施の形態１のＬＣＤドライバＤＲＶ１では、以上のようにして、液晶ディスプレイＤＰに出力信号を送信している。
【００４２】
上記図１〜３を用いた説明では、ＬＣＤドライバＤＲＶ１が有するソース出力回路領域ＲＳではデータ信号ＶＤを生成させ、出力パッドＰＤ１を介して、液晶ディスプレイＤＰの液晶ソース線ＳＬに当該データ信号ＶＤを送信するとして説明した。ここで、上述のように、液晶ディスプレイＤＰには列数に対応した液晶ソース線ＳＬがある。そして、各液晶ソース線ＳＬに対応した出力パッドＰＤ１があり、個々に異なるデータ信号ＶＤを生成させる必要がある。そこで、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳは、個々の液晶ソース線ＳＬに対応したデータ信号ＶＤを生成するための個別の回路単位を有している。ここでは、その回路単位をソース出力セル（出力セル）ＣＳ１と記述する。即ち、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳは、個々の液晶ソース線ＳＬに送信するデータ信号ＶＤを生成するための複数のソース出力セルＣＳ１によって構成されている。そして、ソース出力セルＣＳ１には、個々の出力パッドＰＤ１が割り当てられている。従って、ソース出力セルＣＳ１も、出力パッドＰＤ１と同様に、ソース出力回路領域ＲＳにおいて行方向に沿って並んで配置されている。なお、本実施の形態１の一つのソース出力セルＣＳ１は、上記図４の構造図で説明したＬＣＤドライバＤＲＶ１に含まれる構成要素のうち、シフトレジスタ回路１１５、ラッチ回路１１８、選択回路１１９，１２０，ＤＡＣ回路１２１，１２２（いずれか一方）、および、出力アンプ回路１２３によって構成される。
【００４３】
ＬＣＤドライバＤＲＶ１においてソース出力回路領域ＲＳを構成するソース出力セルＣＳ１は、液晶ソース線ＳＬと同じ数だけ必要となる。ここで、図１４および図１５を用いて、本発明者らが事前に検討した、ソース出力回路領域ＲＳＸにおけるソース出力セルＣＳＸの配列方法について説明する。
【００４４】
図１４は、本発明者らが事前に検討したＬＣＤドライバＤＲＶＸのソース出力回路領域ＲＳＸの説明図である。ここでは、ソース出力回路領域ＲＳＸに５１２個のソース出力セルＣＳＸが配置された例を示している。上述のように、ＬＣＤドライバＤＲＶＸ上には多数の回路領域が設けられ、ソース出力回路領域ＲＳＸを配置できる領域には制限がある。更に、ＬＣＤドライバＤＲＶＸの縮小化が望まれる技術動向にあって、ソース出力回路領域ＲＳＸを配置できる領域は、更に厳しく制限されるようになる。一方、ソース出力回路領域ＲＳＸを構成するソース出力セルＣＳＸ個々の寸法は、製造プロセスマージンや製造歩留まりによって決められ、その縮小には限界がある。更に、液晶ディスプレイの高解像度化に伴って、ソース出力セルＣＳＸの数も増加される傾向にある。この観点から、限られたソース出力回路領域ＲＳＸ内において、全てのソース出力セルＣＳＸを一つの行方向に配置するのが困難になってきている。
【００４５】
そこで、図１４に示すように、ソース出力セルＣＳＸの配列を端の部分で折り返す配置方法について、本発明者らが検討を行った。このように、順番に配列したソース出力セルＣＳＸの一部を折り返して配置することで、ソース出力回路領域ＲＳＸに課される行方向の寸法制約を満たすことができる。しかしながら、本発明者らの更なる検討によって、出力パッドとの配線方法において課題が生じることが明らかになった。
【００４６】
図１５には、図１４のようにしてソース出力セルＣＳＸを配置した場合の、ソース出力セルＣＳＸと出力パッドＰＤＸとの結線状態を表す説明図を示している。個々のソース出力セルＣＳＸと出力パッドＰＤＸとは、配線ＭＬＸによって結線されている。ここで、ソース出力セルＣＳＸの一部を折り返して配置した場合には、その折り返し部分において、配列が２行になる。これにより、２行目の折り返し部分に配列されたソース出力セルＣＳＸと、それに対応する出力パッドＰＤＸとを結線するためには、配線ＭＬＸを行方向に引き回す必要が生じる。従って、ソース出力セルＣＳＸの配列を一部折り返すことで、ソース出力回路領域ＲＳＸの行方向の寸法の縮小を図ったとしても、配線ＭＬＸを行方向に引き回して形成する分だけ寸法の増加が生してしまう。
【００４７】
このような課題は、ソース出力セルＣＳＸを、それと対応する出力パッドＰＤＸの順番と同じ順序になるように行方向に並べ、端の一部を折り返していることに原因がある。上述のように、出力パッドＰＤＸは、液晶ディスプレイＤＰの行方向に並んで配置する液晶ソース線ＳＬに対応して並べられる。通常は、その液晶ソース線ＳＬおよび出力パッドＰＤＸに対応する順番通りに、ソース出力セルＣＳＸも行方向に沿って並べて配置される。従って、ソース出力セルＣＳＸと対応の出力パッドＰＤＸとを結線させようとすると、配列の端部で２行に折り返された部分において、配線ＭＬＸが重なってしまう。これを回避するためには、図１５のように配線ＭＬＸを行方向に引き回すか、多層配線によって配線どうしが同一層で交差しないようにする必要がある。
【００４８】
そこで、このような課題を解決し得る構造として、本実施の形態１の半導体装置が有するＬＣＤドライバＤＲＶ１の構造を、図５〜図８を用いて説明する。図５は、本実施の形態１の半導体装置が有するＬＣＤドライバＤＲＶ１における、ソース出力セル（出力セル）ＣＳ１および出力パッドＰＤ１の配置を示す説明図である。図６は、図５のＬＣＤドライバＤＲＶ１におけるソース出力セルＣＳ１および出力パッドＰＤ１の配列を示す説明図である。図７は、図５のＬＣＤドライバＤＲＶ１における出力パッドＰＤ１を示す説明図である。出力パッドＰＤ１の二つの例を示している。図８は、図７（ａ）の平面図のＡ−Ａ’線に沿って見た断面図である。
【００４９】
まず、図７および図８を用いて出力パッドＰＤ１の構成を詳しく説明する。層間絶縁膜２０上には、金属層２１ａが形成されている（図８参照）。金属層２１ａは、複数の最上層配線２１ｂと同層の配線層からなる。最上層配線２１ｂは複数形成されており、電源配線Ｖｄｄ、基準電源配線Ｖｓｓおよび信号配線等である。図７では、太い最上配線層２１ｂは電源配線Ｖｄｄまたは基準電源配線Ｖｓｓを示しており、ＬＣＤドライバＤＲＶ１の長辺方向に沿って延在している。これらの金属層２１ａおよび最上層配線２１ｂは、表面保護膜（保護膜）２２に覆われている。表面保護膜２２の一部には開口部２３が形成されており、この開口部２３は金属層２１ａの上に設けられている。開口部２３は、ＬＣＤドライバＤＲＶ１の長辺方向および短辺方向において、金属層２１ａの寸法よりも小さく形成されている。表面保護膜２２上には、下地金属膜（Under Bump Metal：ＵＢＭ）２４とバンプ２５が形成されており、これらの下地金属膜２４とバンプ２５とは、開口部２３を介して金属層２１ａと接続されている。なお、下地金属膜２４は必ずしも必須ではなく、バンプ２５が表面保護膜２２上に形成されていれば良い。なお、入力パッドＰＤ２（上記図３参照）の構成についても、上記と同様である。
【００５０】
図７に示されるように、バンプ２５は、ＬＣＤドライバＤＲＶ１の短辺方向の寸法よりも、長辺方向の寸法の方が大きくなるように形成されている。これにより、最上層配線２１ｂがバンプ２５下の領域を通過できるようになっているため、チップサイズの縮小を図れる。また、ＬＣＤドライバＤＲＶ１の長辺方向において、バンプ２５の寸法は金属層２１ａの寸法よりも小さくなるように形成されている。これは、バンプ２５を形成するときに、その下に金属層２１ａが存在していた方が平坦になるため、加工精度を向上させることができるからである。
【００５１】
本実施の形態１の他の図面に示される出力パッドＰＤ１については、概ねバンプ２５のことを指しているとして説明する。
【００５２】
また、層間絶縁膜２０の材料は、例えば、酸化シリコン膜や、フッ素を含む酸化シリコン膜等からなる。また、金属層２１ａおよび最上層配線２１ｂは、例えば、アルミニウムを主体とする金属膜からなる。また、表面保護膜２２は、例えば、酸化シリコン膜と、その上に窒化シリコン膜を形成した積層膜からなる。また、下地金属膜２４は、例えば、チタン膜、ニッケル膜、パラジウム膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。また、バンプ２５は、例えば金膜により形成されている。
【００５３】
図５および図６に示されているように、本実施の形態１のＬＣＤドライバＤＲＶ１では、複数のソース出力セルＣＳ１は、行方向に沿って２行Ｎ列に並んで配置されている。Ｎは列の数を示すことから、自然数（正の整数）である。また、ソース出力セルＣＳ１は２行Ｎ列の配列に隙間無く配置している。従って、ソース出力セルＣＳ１の総数は、偶数であれば（２Ｎ）個、奇数であれば、（２Ｎ−１）個と表すことができる。ここでは、ソース出力セルＣＳ１の総数は偶数個の２Ｎ個であるとして、個々のセルが２行Ｎ列に配置されているものとする。
【００５４】
そして、２行Ｎ列に配列する複数のソース出力セルＣＳ１のうち、第１行第Ｎ列目に配置されたソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、行方向に見て第（２Ｎ−１）番目に配置された出力パッドＰＤ１と、配線ＭＬ１によって電気的に接続されている。更に、２行Ｎ列に配列する複数のソース出力セルＣＳ１のうち、第２行第Ｎ列目に配置されたソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、行方向に見て第（２Ｎ）番目に配置された出力パッドＰＤ１と、配線ＭＬ１によって電気的に接続されている。
【００５５】
別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドとし、それと接続されるべきソース出力セルＣＳ１も、順に１，２，３・・・番目のセルと呼称するならば、第１番目のソース出力セルＣＳ１を第１行目に配置し、第２番目のソース出力セルＣＳ１を第２行目であり、かつ、第１のソース出力セルＣＳ１と同じ列に配置する。そして、第３番目のソース出力セルＣＳ１を第１行目における第１番目のソース出力セルＣＳ１の隣の列に配置し、第４番目のソース出力セルＣＳ１を第２行目の第２番目のソース出力セルＣＳ１の隣の列であり、第３番目のソース出力セルＣＳ１と同じ列に配置する。以後、番号を割り当てたソース出力セルＣＳ１を同様に配列する。そして、同一番号の対応するソース出力セルＣＳ１と出力パッドＰＤ１とが、配線ＭＬ１によって電気的に接続されている。
【００５６】
更に別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドとし、それと接続されるべきソース出力セルＣＳ１も、順に１，２，３・・・番目のセルと呼称するならば、第１行目には奇数番号のソース出力セルＣＳ１を配置し、第２行目には偶数番号のソース出力セルＣＳ１を配置する。ただし、行方向に見て、第１行目および第２行目ともに同じ方向に沿って、ソース出力セルＣＳ１の番号が増えるようにして、複数のソース出力セルＣＳ１が配置されている。そして、同一番号の対応するソース出力セルＣＳ１と出力パッドＰＤ１とが、配線ＭＬ１によって電気的に接続されている。
【００５７】
更に別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドと呼称するならば、第１行目に配置されるソース出力セルＣＳ１は、奇数番目に配置された出力パッドＰＤ１に接続され、第２行目に配置されるソース出力セルＣＳ１は、偶数番目に配置された出力パッドＰＤ１に接続されている。特に、１行目のソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、第１，３，５・・・番目のように一つ置きに配置された出力パッドＰＤ１に対して順番に接続されている。同様に、第２行目のソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、第２，４，６・・・番目のように一つ置きに配置された出力パッドＰＤ１に対して順番に接続されている。
【００５８】
このように、本実施の形態１のＬＣＤドライバＤＲＶ１では、ソース出力回路領域ＲＳ１を構成するソース出力セルＣＳ１は、対応する出力パッドＰＤ１と同様の順序では配列されておらず、上述のように奇数番号のセルと偶数番号のセルとが入れ違いに並んで配置されている。このような構造とすることで、図５および図６に示すように、配線ＭＬ１を行方向に引き回すことなく、対応するソース出力セルＣＳ１と出力パッドＰＤ１とを結線することができる。従って、本実施の形態１の半導体装置が有するＬＣＤドライバによれば、ＬＣＤドライバのチップサイズを縮小させることができる。
【００５９】
更に、上述のようなソース出力セルＣＳ１の配列であれば、配線ＭＬ１が互いに交差することがない。即ち、複数の出力セルＣＳ１と複数のパッドＰＤ１とを接続する複数の配線ＭＬ１は、多層配線によらずに一層の配線層内に形成したとしても、互いに重ならない構造とすることができる。
【００６０】
また、図５および図６などでは、行方向に沿って配置する複数の出力パッドＰＤ１が、互い違いに配置されているように示している。即ち、複数の出力パッドＰＤ１は千鳥配置されている。より具体的には、行方向に見て第（２Ｎ−１）番目に配置された出力パッドＰＤ１と、行方向に見て第（２Ｎ）番目に配置された出力パッドＰＤ１とは、列方向にずれて配置されている。通常、出力パッドＰＤ１の上には、外部電極となるバンプがもうけられている。このため、出力パッドＰＤ１の寸法は、接合強度の確保、接合精度、または、半導体チップを実装する側の規定などにより、ＬＣＤドライバＤＲＶ１を構成する他の回路や配線の縮小寸法に比べて、それ自体をあまり小さくできない。従って、上記のように、出力パッドＰＤ１を互い違いに配置することで、寸法マージンを確保しつつ、各出力パッドＰＤ１のピッチを狭くすることで、結果的に全体の寸法を小さくし易い構造とすることができる。なお、複数の出力パッドＰＤ１は必ずしも千鳥配置に限られるものではない。即ち、複数の出力パッドＰＤ１を第１，２，３・・・番目となるように一直線状に配置しても良い。
【００６１】
（実施の形態２）
本実施の形態２では、上記実施の形態１で説明したＬＣＤドライバＤＲＶ１において、ＬＣＤの各種駆動方式に適用した形態について説明する。
【００６２】
各駆動方式を説明する前に、ソース出力回路領域ＲＳに配置された複数のソース出力セルＣＳ１を構成する複数のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以下単にＭＩＳトランジスタ）について、詳しく説明する。ソース出力回路領域ＲＳに配置された複数のソース出力セルＣＳ１は、各々がデータ信号ＶＤを生成するための回路構成を有している。この回路は、シリコン基板１上に形成された複数のＭＩＳトランジスタなどによって構成されている。その構造を説明するために、図９に、実施の形態１，２の半導体装置が有するＬＣＤドライバＤＲＶ１における、ソース出力回路領域ＲＳの要部断面図を示している。左は、ソース出力回路領域ＲＳのうち、１行Ｎ列に配置されているソース出力セルＣＳ１の要部断面図であり、右は、ソース出力回路領域ＲＳのうち、２行Ｎ列に配置されているソース出力セルＣＳ１の要部断面図である。中央は、ソース出力回路領域ＲＳのうち、ロジック回路領域ＲＳＰの要部断面図である。ロジック回路領域ＲＳＰには、ソース出力セルＣＳ１を構成する他の回路（例えば、ラインラッチなど）が配置されている。各領域には、酸化シリコンを主体とした絶縁膜である分離部２によって規定された領域に形成されたｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタＱＮ１，ＱＮ２）、および、ｐチャネル型のＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタＱＰ１，ＱＰ２）が形成されている。
【００６３】
１行Ｎ列に配置されるソース出力セルＣＳ１と、２行Ｎ列に配置されるソース出力セルＣＳ１とでは、同様の構成のｎ型ＭＩＳトランジスタＱＮ１およびｐ型ＭＩＳトランジスタＱＰ１とを有する。即ち、ソース出力セルＣＳ１を構成するｎ型ＭＩＳトランジスタＱＮ１はｐウェル３Ｐに形成され、シリコン基板１上にゲート絶縁膜４を介して形成されたゲート電極５、その側方下部のｐウェル３Ｐに形成されたｎ型エクステンション領域６Ｎおよびｎ型拡散領域７Ｎを有している。また、ソース出力セルＣＳ１を構成するｐ型ＭＩＳトランジスタＱＰ１は、ｎウェル３Ｎに形成され、シリコン基板１上にゲート絶縁膜４を介して形成されたゲート電極５、その側方下部のｎウェル３Ｎに形成されたｐ型エクステンション領域６Ｐおよびｐ型拡散領域７Ｐを有している。また、ロジック回路領域ＲＳＰに配置された回路を構成するｎ型ＭＩＳトランジスタＱＮ２は、ｐウェル８Ｐに形成され、シリコン基板１上にゲート絶縁膜９を介して形成されたゲート電極１０、その側方下部のｐウェル８Ｐに形成されたｎ型エクステンション領域１１Ｎおよびｎ型拡散領域１２Ｎを有している。また、ロジック回路領域ＲＳＰに配置された回路を構成するｐ型ＭＩＳトランジスタＱＰ２は、ｎウェル８Ｎに形成され、シリコン基板１上にゲート絶縁膜９を介して形成されたゲート電極１０、その側方下部のｎウェル８Ｎに形成されたｐ型エクステンション領域１１Ｐおよびｐ型拡散領域１２Ｐを有している。また、各ＭＩＳトランジスタＱＮ１，ＱＮ２，ＱＰ１，ＱＰ２を構成するゲート電極５，１０の側壁には、サイドウォールスペーサ１３が形成されている。ゲート絶縁膜４，９およびサイドウォールスペーサ１３は、例えば、酸化シリコンを主体とする絶縁膜などによって形成されている。また、ゲート電極５，１０は、例えば、高濃度にドーピングされた多結晶シリコンを主体とする導体膜によって形成されている。
【００６４】
特に、実施の形態１，２のＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳでは、第１行Ｎ列目に配置するソース出力セルＣＳ１は、シリコン基板１上において行方向に沿って形成された第１共通Ｎウェル（第１半導体領域）ＮＷ１に配置されている。また、第２行Ｎ列目に配置するソース出力セルＣＳ１は、シリコン基板１上において行方向に沿って形成された第２共通Ｎウェル（第２半導体領域）ＮＷ２に配置されている。言い換えれば、複数のソース出力セルＣＳ１のうち、第１行目に属するセルを構成するＭＩＳトランジスタＱＮ１，ＱＰ１は、第１共通ＮウェルＮＷ１に配置され、第２行目に属するセルを構成するＭＩＳトランジスタＱＮ１，ＱＰ１は、第２共通ＮウェルＮＷ２に配置されている。また、ロジック回路領域ＲＳＰに配置された回路は、シリコン基板１上に形成された共通ＮウェルＮＷＰに配置されている。
【００６５】
各ソース出力セルＣＳ１は、上述のような各ＭＩＳトランジスタＱＮ１，ＱＮ２，ＱＰ１，ＱＰ２などによって構成される集積回路によって、データ信号ＶＤを生成する。
【００６６】
図１０および図１１を用いて、本実施の形態２の駆動方式として、ドット反転駆動方式について説明図する。図１０は、ドット反転駆動方式における電圧条件を示すグラフ図である。上記図１および上記図２などを用いて説明したコモン信号ＶＣおよびデータ信号ＶＤに関して、ドット反転駆動方式での時間変動を示している。図１１は、ドット反転駆動方式で駆動される液晶ディスプレイＤＰの電位状態を示す説明図である。
【００６７】
ドット反転駆動方式では、時間変動のない一定のコモン信号ＶＣを印加する。この固定のコモン信号ＶＣとデータ信号ＶＤとの電位差が、各画素ＰＸＬにおける画素容量ＣＰの両電極間の電位差となる。データ信号ＶＤを時間と共に振幅させ、コモン信号ＶＣに対する電位差を正負逆転させることにより、画面への焼き付きを防いでいる。ここで、上述の特許文献３または特許文献４などに開示されているように、液晶ディスプレイＤＰ１の駆動方式をドット反転駆動方式とすることで、画質の劣化を低減できることが知られている。
【００６８】
ここで、本発明者らの更なる検討によると、図１１に示すように、ドット反転駆動方式では行方向に隣り合う画素ＰＸＬの電位差が常に正負逆となっている。これは、液晶ソース線ＳＬに供給するデータ信号ＶＤにおいて、隣り合う液晶ソース線ＳＬに供給すべき電位の正負が逆であることを意味する。このとき、例えば上記図１４および上記図１５に示すような、各ソース出力セルＣＳＸが液晶ソース線ＳＬの順番に対応した順番通りに配置されている場合、隣り合うソース出力セルＣＳＸは、正負逆のデータ信号ＶＤを出力する必要がある。隣り合うソース出力セルＣＳＸにおいて正負逆のデータ信号ＶＤを出力させるためには、各素子を配置するウェルに対して、正負逆の電位を印加しなければならない。これは、それぞれのショートを防ぐために、同じ導電型であるウェルを隔離しなければならないことを意味する。上記図１４および上記図１５のような本発明者らが事前に検討した構造では、隣り合う液晶ソース線ＳＬにデータ信号ＶＤを送信するソース出力セルＣＳＸは、行方向に隣り合って配置されている。従って、隣り合うソース出力セルＣＳＸを配置するウェルを隔離することは、行方向に寸法を拡大することと同義である。即ち、液晶ディスプレイの駆動方式として、画質の劣化を低減し得るドット反転駆動方式を採用する場合、上記図１４および上記図１５のような本発明者らが事前に検討した構造のＬＣＤドライバＤＲＶＸでは、寸法制約の厳しい行方向に対して寸法が拡大してしまう。
【００６９】
これに対し、実施の形態１，２のＬＣＤドライバＤＲＶ１を適用すれば、ＬＣＤドライバＤＲＶ１の行方向の寸法を拡大させることなく、本実施の形態２のドット反転駆動方式を実現できる。なぜなら、上記図５および上記図６を用いて説明したように、ＬＣＤドライバＤＲＶ１では、行方向に隣り合うソース出力セルＣＳ１は、行方向に配列する液晶ソース線ＳＬおよび出力パッドＰＤ１に対し、一つ置きに接続されている。ドット反転駆動方式では、図１１からも分かるように、行方向に隣り合う画素ＰＸＬに対しては正負逆のソース出力信号ＶＤの供給を要するが、一つ置きに配置された画素ＰＸＬに対しては、正負同一のソース出力信号ＶＤを供給すれば良い。従って、行方向に隣り合うソース出力セルＣＳ１のウェルに対しても、正負同一の電位を供給する。
【００７０】
ここで、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳにおいて行方向に隣り合うソース出力セルＣＳ１とは、同一行に配置されるソース出力セルＣＳ１である。そして、これら同一行のソース出力セルＣＳ１を配置するウェルに対して正負同一の電位を供給できる。言い換えれば、上記図９で説明したように、第１行第Ｎ列に配置するソース出力セルＣＳ１を、同一の第１共通ＮウェルＮＷ１に配置して良い。また、第２行第Ｎ列に配置するソース出力セルＣＳ１を、同一の第２共通ＮウェルＮＷ２に配置して良い。そして、行方向に隣り合うセル同士を隔離する必要も生じない。なぜなら、第１行第Ｎ列に配置するソース出力セルＣＳ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１とが、隣り合う液晶ソース線ＳＬにデータ信号ＶＤを供給するセルであり、これらは行方向には隣り合わず、列方向に隣り合うセルだからである。
【００７１】
この観点から、本実施の形態２のドット反転駆動方式において、第１行第Ｎ列に配置するソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とには、正負が異なる電圧が印加されることになる。従って、本実施の形態２のドット反転駆動方式を適用する際には、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２とは隔離する必要があるが、上述のように、これらは列方向に隣り合うウェルであるから、寸法制約の厳しい行方向に拡大する必要はない。従って、画質の劣化を抑制し得る駆動方式に適用されるＬＣＤドライバにおいて、チップサイズを縮小させることができる。
【００７２】
更に、本実施の形態２のドット反転駆動方式を適用する際には、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳにおいて、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２との間に、ロジック回路領域ＲＳＰを配置することが、より好適である。なぜなら、上述のように、本実施の形態２のドット反転駆動方式を適用する場合には、第１行第Ｎ列に配置するソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とを隔離する必要があるからである。そこで、この間の領域にロジック回路領域ＲＳＰを配置することで、スペースを有効に活用することができる。従って、画質の劣化を抑制し得る駆動方式に適用されるＬＣＤドライバにおいて、チップサイズをより縮小させることができる。
【００７３】
また、実施の形態１，２のＬＣＤドライバＤＲＶ１は、他の駆動方式に適用しても、同様に効果的である。図１２および図１３を用いて、本実施の形態２の他の駆動方式として、フレーム反転駆動方式（ライン反転駆動方式ともいう）について説明図する。図１２は、フレーム反転駆動方式における電圧条件を示すグラフ図である。上記図１および上記図２などを用いて説明したコモン信号ＶＣおよびデータ信号ＶＤに関して、フレーム反転駆動方式での時間変動を示している。図１３は、フレーム反転駆動方式で駆動される液晶ディスプレイＤＰの電位状態を示す説明図である。
【００７４】
フレーム反転駆動方式では、コモン信号ＶＣとデータ信号ＶＤとが互いに逆位相で振幅しており、これらの電位差が、各画素ＰＸＬにおける画素容量ＣＰの両電極間の電位差となる。当該電位差は時間によって正負が逆転し、画面への焼き付きを防いでいる。フレーム反転駆動方式では、互いに振幅しているコモン信号ＶＣおよびデータ信号ＶＤの相対的な電位差を利用することで、データ信号ＶＤの電圧振幅を小さくすることができ、消費電力を低減することができる。
【００７５】
ここで、本発明者らの更なる検討によると、図１３に示すように、フレーム反転駆動方式では行方向に隣り合う画素ＰＸＬの電位差が正負同一となっている。これは、液晶ソース線ＳＬに供給するデータ信号ＶＤにおいて、隣り合う液晶ソース線ＳＬに供給すべき電位の正負が同一であることを意味する。即ち、行方向に隣り合う液晶ソース線ＳＬの電位の正負が同一であるから、行方向に一つ置きに配置する液晶ソース線ＳＬの電位の正負も同一である。従って、上述のように、行方向に隣り合うソース出力セルＣＳ１が、行方向に配列する液晶ソース線ＳＬおよび出力パッドＰＤ１に対して一つ置きに接続されているＬＣＤドライバＤＲＶ１は、フレーム反転駆動方式に適用しても、同様に効果的である。言い換えれば、フレーム反転駆動方式では行方向に隣り合うソース出力セルＣＳ１（行方向に一つ置きに配置する液晶ソース線ＳＬおよび出力パッドＰＤ１に対応）が供給するデータ信号ＶＤの正負が同一であるから、第１行第Ｎ列のソース出力セルＣＳ１を、全て同一の第１共通ＮウェルＮＷ１に配置して良い。また、同様に、第２行第Ｎ列のソース出力セルＣＳ１を、全て同一の第２共通ＮウェルＮＷ２に配置して良い。
【００７６】
なお、フレーム反転駆動方式では、行方向に隣り合う液晶ソース線ＳＬおよび出力パッドＰＤ１に対しても、正負が同一のソース出力信号ＶＤが供給される。従って、第１行第Ｎ列のソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列のソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とには、正負が同一である電圧が印加されることになる。これにより、フレーム反転駆動方式では、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２との間隔も、ウェル間のショートを懸念することなく設定することができる。
【００７７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、ＬＣＤドライバを有する半導体装置の製造業に幅広く適用できる。
【符号の説明】
【００７９】
１ シリコン基板（半導体基板）
２ 分離部
３Ｎ，８Ｎ ｎウェル
３Ｐ，８Ｐ ｐウェル
４，９ ゲート絶縁膜
５，１０ ゲート電極
６Ｎ，１１Ｎ ｎ型エクステンション領域
６Ｐ，１１Ｐ ｐ型エクステンション領域
７Ｎ，１２Ｎ ｎ型拡散領域
７Ｐ，１２Ｐ ｐ型拡散領域
１３ サイドウォールスペーサ
２０ 層間絶縁膜
２１ａ 金属層
２１ｂ 最上配線層
２２ 表面保護膜（保護膜）
２３ 開口部
２４ 下地金属膜（ＵＢＭ）
２５ バンプ
１０１ 表示信号群
１０２ 液晶コントローラ
１０３ 表示データ
１０４ データ伝送クロック
１０５ 水平同期信号
１０６ 交流信号
１０７ 走査回路
１０８ フレーム同期信号
１０９ 走査水平同期信号
１１０ 電源回路
１１１ 正極性階調基準電圧
１１２ 負極性階調基準電圧
１１３ 共通電極電圧
１１４ 走査基準電圧
１１５ シフトレジスタ回路
１１６，１１７ 制御回路
１１８ ラッチ回路
１１９，１２０ 選択回路
１２１，１２２ ＤＡＣ回路
１２３ 出力アンプ回路
１２４ 表示データバス
１２５ 水平ラッチ信号
１２６ 反転タイミング信号
１２７ 出力データ
１２８ 選択信号
１２９ 選択データ
１３０ 階調電圧
１３１ 選択階調電圧
ＣＬ 共通電位線
ＣＰ 画素容量
ＣＳ１ ソース出力セル（出力セル）
ＤＰ 液晶ディスプレイ（液晶表示装置）
ＤＲＶ１ ＬＣＤドライバ（ドライバ回路）
ＧＬ 液晶ゲート線
ＭＬ１ 配線
ＮＷ１ 第１共通Ｎウェル（第１半導体領域）
ＮＷ２ 第２共通Ｎウェル（第２半導体領域）
ＮＷＰ 共通Ｎウェル
ＰＤ１ 出力パッド（複数のパッド、パッド）
ＰＤ２ 入力パッド
ＰＸＬ 画素
ＱＮ１，ＱＮ２ ｎ型ＭＩＳトランジスタ
ＱＰ１，ＱＰ２ ｐ型ＭＩＳトランジスタ
ＱＴＦＴ 薄膜トランジスタ
ＲＡ アナログ回路領域
ＲＧ ゲート出力回路領域
ＲＬ ロジック回路領域
ＲＳ ソース出力回路領域（出力回路領域）
ＲＳＰ ロジック回路領域
ＳＬ 液晶ソース線
ＴＡ アドレス信号入力端子
ＴＣ コモン信号入力端子
ＴＤ データ信号入力端子
ＶＡ アドレス信号（ゲート出力信号）
ＶＣ コモン信号
ＶＤ データ信号（ソース出力信号）
【技術分野】
【０００１】
本発明は、液晶表示装置（Liquid Crystal Display：ＬＣＤ）を駆動させるＬＣＤドライバを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
行列方向に多数アレイ配置した画素を有するＬＣＤを駆動させるための半導体装置として、ＬＣＤドライバがある。ＬＣＤドライバは、通常、ディスプレイの周辺部に配置されるため、一辺方向に細長いチップ形状を有する。
【０００３】
例えば、特開２００９−４４４１号公報（特許文献１）には、液晶表示パネルのドライバＩＣとして、半導体基板上の複数のウェルにＭＯＳＦＥＴを配置し、高耐圧、高静電気放電（Electrostatic Discharge：ＥＳＤ）耐性を実現し得る構造が開示されている。
【０００４】
また、例えば、特開２００７−１２８６４号公報（特許文献２）には、異なる電圧が印加される複数のディープ−Ｎ−ウェルを備えた、静電放電保護回路が開示されている。
【０００５】
また、例えば、特開２０００−３０５５３４号公報（特許文献３）および特開平８−８７２５１号公報（特許文献４）には、ドット反転駆動方式による液晶駆動回路の駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４４４１号公報
【特許文献２】特開２００７−１２８６４号公報
【特許文献３】特開２０００−３０５５３４号公報
【特許文献４】特開平８−８７２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らが事前に検討したＬＣＤドライバは、ＬＣＤを構成する画素の色調に応じた信号を送信する機能を有する、信号出力回路を含んでいる。ＬＣＤは多数の画素によって構成され、ＬＣＤドライバでは、その各画素に対応する信号を送信する必要がある。そこで、信号出力回路は、各画素に対応する複数の出力セルを有している。
【０００８】
ここで、ＬＣＤドライバを構成する画素は行列方向に並べて配置され、同一の行方向に配置する画素は同一のゲート線によって結線され、同一の列方向に配置する画素は同一のソース線によって結線される。また、比較のための共通信号（コモン信号）が全ての画素に、供給される。ＬＣＤドライバの信号出力回路は、これらのゲート線、ソース線、および、コモン信号を送信するための回路領域である。
【０００９】
このようなＬＣＤドライバの信号出力回路において、特に、ソース信号を送信するためのソース出力回路に関して、本発明者らが検討を行ったところ、以下のような課題を生じ得ることが明らかになった。
【００１０】
上述のように、同一の列方向に配置する画素は同一のソース線によって結線されている場合、列数に応じた数だけソース線が存在する。そして、ＬＣＤドライバの信号出力回路は、個々のソース線にソース出力信号を送信するために、ソース線の数に応じたソース出力セルを有している。ＬＣＤドライバ上でソース出力セルが配置される領域を、ソース出力回路領域と称する。対応するソース出力セルとソース線とは、通常の半導体製造プロセスによって形成された配線およびその配線に繋がるパッドを介して、電気的に接続されている。即ち、パッドもソース線およびソース出力セルと同数存在する。このようにＬＣＤドライバのソース出力セルとソース線とを中継するパッドは、ＬＣＤドライバを構成する半導体基板（半導体チップ、シリコン基板）の長辺方向である行方向の一辺に沿って、並んで配置されている。そして、各々のパッドに対応するソース出力セルも、ソース出力回路領域において、行方向に沿って並んで配置されている。
【００１１】
ここで、ＬＣＤドライバを構成する半導体チップには、信号出力回路領域のほかに、アナログ回路領域やメモリ領域など、種々の回路領域を有する。そして、ＬＣＤ自体の移動携帯端末などへの搭載や低消費電力化などの要求から、他の半導体チップと同様に、ＬＣＤドライバの小型化が望まれている。しかしながら、ソース出力領域をはじめＬＣＤドライバを構成する他の回路領域のサイズは、製造プロセスマージンや製造歩留まりによって決められ、その縮小には限界がある。これにより、ソース出力回路を配置する領域は、ＬＣＤドライバ自体の大きさや他の回路領域の占有率などによって規定される。更に、ＬＣＤの画素数増加の要求に応えるためには、ＬＣＤドライバにおけるソース出力回路領域の寸法は、より厳しく規定されるようになる。このような技術動向にあって、ＬＣＤドライバ上で規定されたソース出力回路領域内において、全てのソース出力セルを同一の行方向に並べて配置することが困難になることが、本発明者らの検討により明らかになった。ソース出力セルを同一の行方向に配置するのが困難になると、パッドへの配線を引き回すための領域が必要となり、ＬＣＤドライバのチップサイズを縮小することが困難になる。
【００１２】
そこで、本発明の目的は、ＬＣＤドライバのチップサイズを縮小させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１５】
半導体基板上に配置されたドライバ回路を有する半導体装置であって、ドライバ回路は、出力回路領域と、その出力回路領域に配置され、出力信号を生じる複数の出力セルと、その出力信号を受け、外部に送信するための複数のパッドとを有する。ここで、複数のパッドは半導体基板の行方向に沿って並んで配置され、複数の出力セルは行方向に沿って２行Ｎ列に並んで配置されている。特に、複数の出力セルのうち、第１行第Ｎ列目に配置する出力セルは、複数のパッドのうち、行方向に見て第（２Ｎ−１）番目に配置されたパッドと電気的に接続されている。また、複数の出力セルのうち、第２行第Ｎ列目に配置する出力セルは、複数のパッドのうち、行方向に見て第（２Ｎ）番目に配置されたパッドと電気的に接続されている。
【発明の効果】
【００１６】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００１７】
即ち、ＬＣＤドライバのチップサイズを縮小させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１であるＬＣＤドライバで駆動する画素の回路図である。
【図２】図１の画素をアレイ配置して液晶ディスプレイを構成した状態を表す説明図である。
【図３】本発明の実施の形態１である半導体装置が有するＬＣＤドライバの要部平面図である。
【図４】本発明の実施の形態１であるＬＣＤドライバおよび液晶ディスプレイ周辺の構成図である。
【図５】本発明の実施の形態１である半導体装置が有するＬＣＤドライバにおけるソース出力セルおよび出力パッドの配置を示す説明図である。
【図６】図５のＬＣＤドライバにおけるソース出力セルおよび出力パッドの配列を示す説明図である。
【図７】（ａ），（ｂ）は、図５のＬＣＤドライバにおける出力パッドの二つの例を示す平面図である。
【図８】図７（ａ）のＡ−Ａ’線に沿って見た断面図である。
【図９】本発明の実施の形態２である半導体装置が有するＬＣＤドライバの要部断面図である。
【図１０】本発明の実施の形態２である駆動方式における電圧条件を示すグラフ図である。
【図１１】図１０の駆動方式で駆動される液晶ディスプレイの説明図である。
【図１２】本発明の実施の形態２である他の駆動方式における電圧条件を示すグラフ図である。
【図１３】図１２の駆動方式で駆動される液晶ディスプレイの説明図である。
【図１４】本発明者らが事前に検討したＬＣＤドライバの説明図である。
【図１５】図１４のＬＣＤドライバの他の説明図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１の半導体装置のＬＣＤドライバとその駆動方式に関して、以下で詳しく説明する。
【００２１】
液晶ディスプレイ（液晶表示装置、ＬＣＤともいう）は、絵や文字を表示する単位である画素（ピクセルともいう）が、縦横に複数個並べられて構成される。この画素数を増加させることで、映像中の曲線は滑らかに見えるため、高詳細化することになる。なお、カラー表示を行う場合、赤（Red：Ｒ）、緑（Green：Ｇ）、青（Blue：Ｂ）の３原色を結合して１画素が構成される。
【００２２】
図１に、本実施の形態１のＬＣＤドライバで駆動する画素ＰＸＬの回路図を示す。図２に、図１の画素ＰＸＬをアレイ配置して液晶ディスプレイ（液晶表示装置）ＤＰを構成した状態を表す説明図を示す。画素の駆動方式であるアクティブ・マトリクス方式のスイッチとして用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）ＱＴＦＴを用いた液晶ディスプレイＤＰの構成について、図１および図２を用いて説明する。
【００２３】
液晶ディスプレイＤＰは、ガラス基板上に配置された、液晶ソース線ＳＬ、液晶ゲート線ＧＬ、それらの交差部に配置されたスイッチ用の薄膜トランジスタＱＴＦＴ、および、そのスイッチの近傍に配置された画素容量ＣＰによって構成される。特に、ガラス基板の列方向には液晶ソース線ＳＬが延び、行方向には液晶ゲート線ＧＬが延び、各画素ＰＸＬがマトリクス（行列）状に配置されている。
【００２４】
同一行に配列する画素ＰＸＬの薄膜トランジスタＱＴＦＴのゲートは、液晶ゲート線ＧＬに接続されている。また、同一列に配列する画素ＰＸＬの薄膜トランジスタＱＴＦＴのソースは、液晶ソース線ＳＬに接続されている。また、各画素ＰＸＬの薄膜トランジスタＱＴＦＴのドレインには、液晶材が封じ込められた画素容量ＣＰの片方の電極が接続されている。画素容量ＣＰの他方の電極は、全ての画素ＰＸＬに共通の共通電位線ＣＬが接続されている（コモン電極）。
【００２５】
所望の液晶ゲート線ＧＬにアドレス信号（ゲート出力信号、出力信号）ＶＡを加えると、その行の薄膜トランジスタＱＴＦＴは導通状態（オン状態）となる。そして、当該液晶ゲート線ＧＬ上の画素ＰＸＬには、液晶ソース線ＳＬから与えられるデータ信号（ソース出力信号、出力信号）ＶＤが書き込まれる。一方、液晶ゲート線ＧＬによってアドレス信号ＶＡが加えられなかった行の画素ＰＸＬでは、薄膜トランジスタＱＴＦＴが非導通状態（オフ状態）であるから、既に書き込まれていたデータが保持（記憶）されたままとなる。
【００２６】
各画素ＰＸＬの画素容量ＣＰでは、両電極間の電位差によって階調差（色調）を表現する。いま、薄膜トランジスタＱＴＦＴがオン状態であれば、画素容量ＣＰの一方の電極は液晶ソース線ＳＬによって供給されるデータ信号ＶＤと同電位になっている。他方の電極では、全ての画素ＰＸＬで共通電位線ＣＬを共有しており、このコモン電極には比較のための基準電位としてコモン信号ＶＣが送信されている。
【００２７】
このように、液晶ディスプレイＤＰを構成する画素ＰＸＬに対しては、ある行の液晶ゲート線ＧＬにアドレス信号ＶＡが送信され、その行の画素ＰＸＬに、各列方向の液晶ソース線ＳＬから送信されたデータ信号ＶＤが書き込まれる。当該画素ＰＸＬでは、全ての画素ＰＸＬに共通のコモン信号ＶＣとデータ信号ＶＤとの電位差によって、画素容量ＣＰの階調差を表現する。そして、他の液晶ゲート線ＧＬが順序よく選択されることによって一画面が表示される。
【００２８】
上述の液晶ゲート線ＧＬへのアドレス信号ＶＡ、液晶ソース線ＳＬへのデータ信号（ソース出力信号）ＶＤ、および、共通電位線ＣＬへのコモン信号ＶＣは、ＬＣＤドライバ（ドライバ回路）ＤＲＶ１によって出力される。液晶ゲート線ＧＬの延長線上にはアドレス信号入力端子ＴＡが配置され、液晶ソース線ＳＬの延長線上にはデータ信号入力端子ＴＤが配置されている。また、共通電位線ＣＬをまとめる一点として、コモン信号入力端子ＴＣが配置されている。ＬＣＤドライバＤＲＶ１からの各入力信号ＶＡ，ＶＤ，ＶＣは、これらの入力端子ＴＡ，ＴＤ，ＴＣを介して、各信号配線ＧＬ，ＳＬ，ＣＬに送信される。
【００２９】
図３に、本実施の形態１のＬＣＤドライバＤＲＶ１の要部平面図を示す。
【００３０】
ＬＣＤドライバＤＲＶ１上は、シリコン基板（半導体基板）１上に構成される。通常、ＬＣＤドライバＤＲＶ１は、ガラス基板上の液晶ディスプレイ周辺に実装される。そのため、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１は、一辺方向に長い長方形状を有し、その長辺方向をディスプレイの外周に沿うようにして配置される。液晶ディスプレイを拡大する際には、このＬＣＤドライバＤＲＶ１のチップサイズを縮小することになるが、この場合、ＬＣＤドライバＤＲＶ１の短辺方向に縮小すること（短辺化）が有効である。
【００３１】
なお、本実施の形態１では、ＬＣＤドライバＤＲＶ１の長辺方向を行方向（第１方向）と定義する。また、ＬＣＤドライバＤＲＶ１の短辺方向を列方向（第２方向）と定義する。即ち、ＬＣＤドライバＤＲＶ１を構成するシリコン基板１は、行方向に長い長方形状である。
【００３２】
ＬＣＤドライバＤＲＶ１は、上述の各信号を生じさせる回路が配置された出力信号回路領域を有する。より具体的には、ゲート出力回路領域ＲＧや、ソース出力回路領域（出力回路領域）ＲＳが配置されている。ゲート出力回路領域ＲＧはゲートドライバともいう。また、ソース出力回路領域ＲＳは、ソースドライバまたはセグメントドライバともいう。ゲート出力回路領域ＲＧおよびソース出力回路領域ＲＳは、上記図１，２で説明した液晶ディスプレイＤＰの薄膜トランジスタＱＴＦＴのゲートおよびソースにおいて、画像を時分割駆動で表示するためのアドレス信号ＶＡおよびデータ信号ＶＤを生じさせる回路である。本実施の形態１のＬＣＤドライバＤＲＶ１におけるソース出力回路領域ＲＳの構成に関しては、後に詳しく説明する。このほか、アナログ信号を処理するアナログ回路領域ＲＡや制御回路を搭載したロジック回路領域ＲＬ、また、保護素子形成領域、メモリ回路領域、コモン出力回路領域（それぞれ図示しない）などが配置されている。ロジック回路領域ＲＬは、各種レジスタあるいは制御回路などから構成される。また、保護素子形成領域には、ゲート出力回路領域ＲＧやソース出力回路領域ＲＳを正負のサージ（静電破壊）から保護するための保護素子（例えばｐｎ接合ダイオードなど）が形成されている。
【００３３】
ＬＣＤドライバＤＲＶ１上には、上記のゲート出力回路領域ＲＧやソース出力回路領域ＲＳなどから生じるアドレス信号ＶＡやデータ信号ＶＤを受け、液晶ゲート線ＧＬや液晶ソース線ＳＬ（上記図１，２参照）などに送信するために、複数の出力パッド（複数のパッド、パッド）ＰＤ１が配置されている。複数の出力パッドＰＤ１は、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１上において、その長辺方向である行方向に沿う辺側に並んで配置されている。これらの出力パッドＰＤ１は液晶ディスプレイＤＰに各信号ＶＡ，ＶＤを出力するためのものであるから、ＬＣＤドライバＤＲＶ１がガラス基板上に実装された際に、液晶ディスプレイＤＰにより近い箇所に出力パッドＰＤ１が配置されたほうが好ましい。従って、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１の二つの長辺のうちの一方に沿うようにして出力パッドＰＤ１を並べて配置し、当該長辺が液晶ディスプレイＤＰ側に対向するようにして実装する。ゲート出力回路領域ＲＧおよびソース出力回路領域ＲＳと、出力パッドＰＤ１とは、配線を介して電気的に接続されている。本実施の形態１のＬＣＤドライバＤＲＶ１における、複数の出力パッドＰＤ１の配列や、ソース出力回路領域ＲＳとの配線接続の構成に関しては、後に詳しく説明する。
【００３４】
また、ＬＣＤドライバＤＲＶ１が構成されるシリコン基板１の二つの長辺のうち、出力パッドＰＤ１が配置されている長辺側と反対の長辺側には、外部の制御回路等から出力される信号を入力するための入力パッドＰＤ２が配置されている。
【００３５】
一例として、上記図２の液晶ディスプレイＤＰにおいて、その解像度がＱＱＶＧＡ（Quarter Quarter Video Graphics Array）の１６０×１２０画素である場合、１６０本の液晶ゲート線ＧＬおよび１２０×３（ＲＧＢ）本の液晶ソース線ＳＬが用いられる。そして、各液晶ゲート線ＧＬおよび各液晶ソース線ＳＬに対応するように、５２０個の出力パッドＰＤ１が必要になる。
【００３６】
図４に、本実施の形態１のＬＣＤドライバＤＲＶ１および液晶ディスプレイＤＰ周辺の構成図を示す。システム装置から転送されてきた表示信号群１０１は、液晶コントローラ１０２に送信される。液晶コントローラ１０２は、表示信号群１０１を、表示データ１０３、表示データ１０３に同期したデータ伝送クロック１０４、水平期間を示す水平同期信号１０５、および、液晶駆動の交流タイミングを示す交流信号１０６に変換し、ＬＣＤドライバＤＲＶ１に送信する。また、液晶コントローラ１０２は、液晶ディスプレイＤＰの線順次選択を行う走査回路１０７に対して、フレームの周期を示すフレーム同期信号１０８、および、走査水平周期のタイミングを示す走査水平同期信号１０９を送信する。また、電源回路１１０は、液晶駆動電圧の交流極性が正極性である正極性階調基準電圧１１１、負極性である負極性階調基準電圧１１２、液晶ディスプレイＤＰの共通電極の基準電圧である共通電極電圧１１３、および、走査回路１０７が出力する走査駆動電圧の走査基準電圧１１４を発生させる。
【００３７】
ＬＣＤドライバＤＲＶ１は以下の構成要素を有する。即ち、ＬＣＤドライバＤＲＶ１は、シフトレジスタ回路１１５、制御回路１１６，１１７、ラッチ回路１１８、選択回路１１９，１２０、ＤＡＣ回路１２１，１２２、および、出力アンプ回路１２３を有する。
【００３８】
シフトレジスタ回路１１５は、ＬＣＤドライバＤＲＶ１の内部の表示データ１０３およびデータ伝送クロック１０４を順次取り込み、ラッチ回路１１８に対して表示データバス１２４を出力する。制御回路１１６は、水平同期信号１０５からＬＣＤドライバＤＲＶ１内部のタイミング信号として、水平ラッチ信号１２５と反転タイミング信号１２６とを生成する回路である。水平ラッチ信号１２５は、上述の表示データバス１２４と同時にラッチ回路１１８に出力される。これにより、ラッチ回路１１８では、表示データバス１２４の表示データをラッチして出力データ１２７を出力する。
【００３９】
ラッチ回路１１８からの出力データ１２７は選択回路１１９に送信される。また、制御回路１１７は交流信号１０６から選択信号１２８を生成し、選択回路１１９に送信される。そして、選択回路１１９は、出力データ１２７および選択信号１２８を受けて、隣接する画素に対応した出力端子の表示データを選択し、選択データ１２９を出力する。この選択データ１２９を受けて、ＤＡＣ回路１２１では、選択データ１２９に対応した正極性階調電圧を生成し、ＤＡＣ回路１２２では、選択データ１２９に対応した負極性階調電圧を生成する。このように、各ＤＡＣ回路１２１，１２２から、階調電圧１３０が生成される。
【００４０】
階調電圧１３０は選択回路１２０に送信される。選択回路１２０では、この階調電圧１３０を受けて、隣接する出力端子に対応した階調電圧を選択し、選択階調電圧１３１を生成する。この選択階調電圧１３１は出力アンプ回路１２３によって増幅され、液晶ディスプレイＤＰに出力される。
【００４１】
本実施の形態１のＬＣＤドライバＤＲＶ１では、以上のようにして、液晶ディスプレイＤＰに出力信号を送信している。
【００４２】
上記図１〜３を用いた説明では、ＬＣＤドライバＤＲＶ１が有するソース出力回路領域ＲＳではデータ信号ＶＤを生成させ、出力パッドＰＤ１を介して、液晶ディスプレイＤＰの液晶ソース線ＳＬに当該データ信号ＶＤを送信するとして説明した。ここで、上述のように、液晶ディスプレイＤＰには列数に対応した液晶ソース線ＳＬがある。そして、各液晶ソース線ＳＬに対応した出力パッドＰＤ１があり、個々に異なるデータ信号ＶＤを生成させる必要がある。そこで、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳは、個々の液晶ソース線ＳＬに対応したデータ信号ＶＤを生成するための個別の回路単位を有している。ここでは、その回路単位をソース出力セル（出力セル）ＣＳ１と記述する。即ち、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳは、個々の液晶ソース線ＳＬに送信するデータ信号ＶＤを生成するための複数のソース出力セルＣＳ１によって構成されている。そして、ソース出力セルＣＳ１には、個々の出力パッドＰＤ１が割り当てられている。従って、ソース出力セルＣＳ１も、出力パッドＰＤ１と同様に、ソース出力回路領域ＲＳにおいて行方向に沿って並んで配置されている。なお、本実施の形態１の一つのソース出力セルＣＳ１は、上記図４の構造図で説明したＬＣＤドライバＤＲＶ１に含まれる構成要素のうち、シフトレジスタ回路１１５、ラッチ回路１１８、選択回路１１９，１２０，ＤＡＣ回路１２１，１２２（いずれか一方）、および、出力アンプ回路１２３によって構成される。
【００４３】
ＬＣＤドライバＤＲＶ１においてソース出力回路領域ＲＳを構成するソース出力セルＣＳ１は、液晶ソース線ＳＬと同じ数だけ必要となる。ここで、図１４および図１５を用いて、本発明者らが事前に検討した、ソース出力回路領域ＲＳＸにおけるソース出力セルＣＳＸの配列方法について説明する。
【００４４】
図１４は、本発明者らが事前に検討したＬＣＤドライバＤＲＶＸのソース出力回路領域ＲＳＸの説明図である。ここでは、ソース出力回路領域ＲＳＸに５１２個のソース出力セルＣＳＸが配置された例を示している。上述のように、ＬＣＤドライバＤＲＶＸ上には多数の回路領域が設けられ、ソース出力回路領域ＲＳＸを配置できる領域には制限がある。更に、ＬＣＤドライバＤＲＶＸの縮小化が望まれる技術動向にあって、ソース出力回路領域ＲＳＸを配置できる領域は、更に厳しく制限されるようになる。一方、ソース出力回路領域ＲＳＸを構成するソース出力セルＣＳＸ個々の寸法は、製造プロセスマージンや製造歩留まりによって決められ、その縮小には限界がある。更に、液晶ディスプレイの高解像度化に伴って、ソース出力セルＣＳＸの数も増加される傾向にある。この観点から、限られたソース出力回路領域ＲＳＸ内において、全てのソース出力セルＣＳＸを一つの行方向に配置するのが困難になってきている。
【００４５】
そこで、図１４に示すように、ソース出力セルＣＳＸの配列を端の部分で折り返す配置方法について、本発明者らが検討を行った。このように、順番に配列したソース出力セルＣＳＸの一部を折り返して配置することで、ソース出力回路領域ＲＳＸに課される行方向の寸法制約を満たすことができる。しかしながら、本発明者らの更なる検討によって、出力パッドとの配線方法において課題が生じることが明らかになった。
【００４６】
図１５には、図１４のようにしてソース出力セルＣＳＸを配置した場合の、ソース出力セルＣＳＸと出力パッドＰＤＸとの結線状態を表す説明図を示している。個々のソース出力セルＣＳＸと出力パッドＰＤＸとは、配線ＭＬＸによって結線されている。ここで、ソース出力セルＣＳＸの一部を折り返して配置した場合には、その折り返し部分において、配列が２行になる。これにより、２行目の折り返し部分に配列されたソース出力セルＣＳＸと、それに対応する出力パッドＰＤＸとを結線するためには、配線ＭＬＸを行方向に引き回す必要が生じる。従って、ソース出力セルＣＳＸの配列を一部折り返すことで、ソース出力回路領域ＲＳＸの行方向の寸法の縮小を図ったとしても、配線ＭＬＸを行方向に引き回して形成する分だけ寸法の増加が生してしまう。
【００４７】
このような課題は、ソース出力セルＣＳＸを、それと対応する出力パッドＰＤＸの順番と同じ順序になるように行方向に並べ、端の一部を折り返していることに原因がある。上述のように、出力パッドＰＤＸは、液晶ディスプレイＤＰの行方向に並んで配置する液晶ソース線ＳＬに対応して並べられる。通常は、その液晶ソース線ＳＬおよび出力パッドＰＤＸに対応する順番通りに、ソース出力セルＣＳＸも行方向に沿って並べて配置される。従って、ソース出力セルＣＳＸと対応の出力パッドＰＤＸとを結線させようとすると、配列の端部で２行に折り返された部分において、配線ＭＬＸが重なってしまう。これを回避するためには、図１５のように配線ＭＬＸを行方向に引き回すか、多層配線によって配線どうしが同一層で交差しないようにする必要がある。
【００４８】
そこで、このような課題を解決し得る構造として、本実施の形態１の半導体装置が有するＬＣＤドライバＤＲＶ１の構造を、図５〜図８を用いて説明する。図５は、本実施の形態１の半導体装置が有するＬＣＤドライバＤＲＶ１における、ソース出力セル（出力セル）ＣＳ１および出力パッドＰＤ１の配置を示す説明図である。図６は、図５のＬＣＤドライバＤＲＶ１におけるソース出力セルＣＳ１および出力パッドＰＤ１の配列を示す説明図である。図７は、図５のＬＣＤドライバＤＲＶ１における出力パッドＰＤ１を示す説明図である。出力パッドＰＤ１の二つの例を示している。図８は、図７（ａ）の平面図のＡ−Ａ’線に沿って見た断面図である。
【００４９】
まず、図７および図８を用いて出力パッドＰＤ１の構成を詳しく説明する。層間絶縁膜２０上には、金属層２１ａが形成されている（図８参照）。金属層２１ａは、複数の最上層配線２１ｂと同層の配線層からなる。最上層配線２１ｂは複数形成されており、電源配線Ｖｄｄ、基準電源配線Ｖｓｓおよび信号配線等である。図７では、太い最上配線層２１ｂは電源配線Ｖｄｄまたは基準電源配線Ｖｓｓを示しており、ＬＣＤドライバＤＲＶ１の長辺方向に沿って延在している。これらの金属層２１ａおよび最上層配線２１ｂは、表面保護膜（保護膜）２２に覆われている。表面保護膜２２の一部には開口部２３が形成されており、この開口部２３は金属層２１ａの上に設けられている。開口部２３は、ＬＣＤドライバＤＲＶ１の長辺方向および短辺方向において、金属層２１ａの寸法よりも小さく形成されている。表面保護膜２２上には、下地金属膜（Under Bump Metal：ＵＢＭ）２４とバンプ２５が形成されており、これらの下地金属膜２４とバンプ２５とは、開口部２３を介して金属層２１ａと接続されている。なお、下地金属膜２４は必ずしも必須ではなく、バンプ２５が表面保護膜２２上に形成されていれば良い。なお、入力パッドＰＤ２（上記図３参照）の構成についても、上記と同様である。
【００５０】
図７に示されるように、バンプ２５は、ＬＣＤドライバＤＲＶ１の短辺方向の寸法よりも、長辺方向の寸法の方が大きくなるように形成されている。これにより、最上層配線２１ｂがバンプ２５下の領域を通過できるようになっているため、チップサイズの縮小を図れる。また、ＬＣＤドライバＤＲＶ１の長辺方向において、バンプ２５の寸法は金属層２１ａの寸法よりも小さくなるように形成されている。これは、バンプ２５を形成するときに、その下に金属層２１ａが存在していた方が平坦になるため、加工精度を向上させることができるからである。
【００５１】
本実施の形態１の他の図面に示される出力パッドＰＤ１については、概ねバンプ２５のことを指しているとして説明する。
【００５２】
また、層間絶縁膜２０の材料は、例えば、酸化シリコン膜や、フッ素を含む酸化シリコン膜等からなる。また、金属層２１ａおよび最上層配線２１ｂは、例えば、アルミニウムを主体とする金属膜からなる。また、表面保護膜２２は、例えば、酸化シリコン膜と、その上に窒化シリコン膜を形成した積層膜からなる。また、下地金属膜２４は、例えば、チタン膜、ニッケル膜、パラジウム膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。また、バンプ２５は、例えば金膜により形成されている。
【００５３】
図５および図６に示されているように、本実施の形態１のＬＣＤドライバＤＲＶ１では、複数のソース出力セルＣＳ１は、行方向に沿って２行Ｎ列に並んで配置されている。Ｎは列の数を示すことから、自然数（正の整数）である。また、ソース出力セルＣＳ１は２行Ｎ列の配列に隙間無く配置している。従って、ソース出力セルＣＳ１の総数は、偶数であれば（２Ｎ）個、奇数であれば、（２Ｎ−１）個と表すことができる。ここでは、ソース出力セルＣＳ１の総数は偶数個の２Ｎ個であるとして、個々のセルが２行Ｎ列に配置されているものとする。
【００５４】
そして、２行Ｎ列に配列する複数のソース出力セルＣＳ１のうち、第１行第Ｎ列目に配置されたソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、行方向に見て第（２Ｎ−１）番目に配置された出力パッドＰＤ１と、配線ＭＬ１によって電気的に接続されている。更に、２行Ｎ列に配列する複数のソース出力セルＣＳ１のうち、第２行第Ｎ列目に配置されたソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、行方向に見て第（２Ｎ）番目に配置された出力パッドＰＤ１と、配線ＭＬ１によって電気的に接続されている。
【００５５】
別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドとし、それと接続されるべきソース出力セルＣＳ１も、順に１，２，３・・・番目のセルと呼称するならば、第１番目のソース出力セルＣＳ１を第１行目に配置し、第２番目のソース出力セルＣＳ１を第２行目であり、かつ、第１のソース出力セルＣＳ１と同じ列に配置する。そして、第３番目のソース出力セルＣＳ１を第１行目における第１番目のソース出力セルＣＳ１の隣の列に配置し、第４番目のソース出力セルＣＳ１を第２行目の第２番目のソース出力セルＣＳ１の隣の列であり、第３番目のソース出力セルＣＳ１と同じ列に配置する。以後、番号を割り当てたソース出力セルＣＳ１を同様に配列する。そして、同一番号の対応するソース出力セルＣＳ１と出力パッドＰＤ１とが、配線ＭＬ１によって電気的に接続されている。
【００５６】
更に別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドとし、それと接続されるべきソース出力セルＣＳ１も、順に１，２，３・・・番目のセルと呼称するならば、第１行目には奇数番号のソース出力セルＣＳ１を配置し、第２行目には偶数番号のソース出力セルＣＳ１を配置する。ただし、行方向に見て、第１行目および第２行目ともに同じ方向に沿って、ソース出力セルＣＳ１の番号が増えるようにして、複数のソース出力セルＣＳ１が配置されている。そして、同一番号の対応するソース出力セルＣＳ１と出力パッドＰＤ１とが、配線ＭＬ１によって電気的に接続されている。
【００５７】
更に別の表現をすれば、複数の出力パッドＰＤ１を、行方向に沿って、順に、１，２，３・・・番目のパッドと呼称するならば、第１行目に配置されるソース出力セルＣＳ１は、奇数番目に配置された出力パッドＰＤ１に接続され、第２行目に配置されるソース出力セルＣＳ１は、偶数番目に配置された出力パッドＰＤ１に接続されている。特に、１行目のソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、第１，３，５・・・番目のように一つ置きに配置された出力パッドＰＤ１に対して順番に接続されている。同様に、第２行目のソース出力セルＣＳ１は、複数の出力パッドＰＤ１のうち、第２，４，６・・・番目のように一つ置きに配置された出力パッドＰＤ１に対して順番に接続されている。
【００５８】
このように、本実施の形態１のＬＣＤドライバＤＲＶ１では、ソース出力回路領域ＲＳ１を構成するソース出力セルＣＳ１は、対応する出力パッドＰＤ１と同様の順序では配列されておらず、上述のように奇数番号のセルと偶数番号のセルとが入れ違いに並んで配置されている。このような構造とすることで、図５および図６に示すように、配線ＭＬ１を行方向に引き回すことなく、対応するソース出力セルＣＳ１と出力パッドＰＤ１とを結線することができる。従って、本実施の形態１の半導体装置が有するＬＣＤドライバによれば、ＬＣＤドライバのチップサイズを縮小させることができる。
【００５９】
更に、上述のようなソース出力セルＣＳ１の配列であれば、配線ＭＬ１が互いに交差することがない。即ち、複数の出力セルＣＳ１と複数のパッドＰＤ１とを接続する複数の配線ＭＬ１は、多層配線によらずに一層の配線層内に形成したとしても、互いに重ならない構造とすることができる。
【００６０】
また、図５および図６などでは、行方向に沿って配置する複数の出力パッドＰＤ１が、互い違いに配置されているように示している。即ち、複数の出力パッドＰＤ１は千鳥配置されている。より具体的には、行方向に見て第（２Ｎ−１）番目に配置された出力パッドＰＤ１と、行方向に見て第（２Ｎ）番目に配置された出力パッドＰＤ１とは、列方向にずれて配置されている。通常、出力パッドＰＤ１の上には、外部電極となるバンプがもうけられている。このため、出力パッドＰＤ１の寸法は、接合強度の確保、接合精度、または、半導体チップを実装する側の規定などにより、ＬＣＤドライバＤＲＶ１を構成する他の回路や配線の縮小寸法に比べて、それ自体をあまり小さくできない。従って、上記のように、出力パッドＰＤ１を互い違いに配置することで、寸法マージンを確保しつつ、各出力パッドＰＤ１のピッチを狭くすることで、結果的に全体の寸法を小さくし易い構造とすることができる。なお、複数の出力パッドＰＤ１は必ずしも千鳥配置に限られるものではない。即ち、複数の出力パッドＰＤ１を第１，２，３・・・番目となるように一直線状に配置しても良い。
【００６１】
（実施の形態２）
本実施の形態２では、上記実施の形態１で説明したＬＣＤドライバＤＲＶ１において、ＬＣＤの各種駆動方式に適用した形態について説明する。
【００６２】
各駆動方式を説明する前に、ソース出力回路領域ＲＳに配置された複数のソース出力セルＣＳ１を構成する複数のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以下単にＭＩＳトランジスタ）について、詳しく説明する。ソース出力回路領域ＲＳに配置された複数のソース出力セルＣＳ１は、各々がデータ信号ＶＤを生成するための回路構成を有している。この回路は、シリコン基板１上に形成された複数のＭＩＳトランジスタなどによって構成されている。その構造を説明するために、図９に、実施の形態１，２の半導体装置が有するＬＣＤドライバＤＲＶ１における、ソース出力回路領域ＲＳの要部断面図を示している。左は、ソース出力回路領域ＲＳのうち、１行Ｎ列に配置されているソース出力セルＣＳ１の要部断面図であり、右は、ソース出力回路領域ＲＳのうち、２行Ｎ列に配置されているソース出力セルＣＳ１の要部断面図である。中央は、ソース出力回路領域ＲＳのうち、ロジック回路領域ＲＳＰの要部断面図である。ロジック回路領域ＲＳＰには、ソース出力セルＣＳ１を構成する他の回路（例えば、ラインラッチなど）が配置されている。各領域には、酸化シリコンを主体とした絶縁膜である分離部２によって規定された領域に形成されたｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタＱＮ１，ＱＮ２）、および、ｐチャネル型のＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタＱＰ１，ＱＰ２）が形成されている。
【００６３】
１行Ｎ列に配置されるソース出力セルＣＳ１と、２行Ｎ列に配置されるソース出力セルＣＳ１とでは、同様の構成のｎ型ＭＩＳトランジスタＱＮ１およびｐ型ＭＩＳトランジスタＱＰ１とを有する。即ち、ソース出力セルＣＳ１を構成するｎ型ＭＩＳトランジスタＱＮ１はｐウェル３Ｐに形成され、シリコン基板１上にゲート絶縁膜４を介して形成されたゲート電極５、その側方下部のｐウェル３Ｐに形成されたｎ型エクステンション領域６Ｎおよびｎ型拡散領域７Ｎを有している。また、ソース出力セルＣＳ１を構成するｐ型ＭＩＳトランジスタＱＰ１は、ｎウェル３Ｎに形成され、シリコン基板１上にゲート絶縁膜４を介して形成されたゲート電極５、その側方下部のｎウェル３Ｎに形成されたｐ型エクステンション領域６Ｐおよびｐ型拡散領域７Ｐを有している。また、ロジック回路領域ＲＳＰに配置された回路を構成するｎ型ＭＩＳトランジスタＱＮ２は、ｐウェル８Ｐに形成され、シリコン基板１上にゲート絶縁膜９を介して形成されたゲート電極１０、その側方下部のｐウェル８Ｐに形成されたｎ型エクステンション領域１１Ｎおよびｎ型拡散領域１２Ｎを有している。また、ロジック回路領域ＲＳＰに配置された回路を構成するｐ型ＭＩＳトランジスタＱＰ２は、ｎウェル８Ｎに形成され、シリコン基板１上にゲート絶縁膜９を介して形成されたゲート電極１０、その側方下部のｎウェル８Ｎに形成されたｐ型エクステンション領域１１Ｐおよびｐ型拡散領域１２Ｐを有している。また、各ＭＩＳトランジスタＱＮ１，ＱＮ２，ＱＰ１，ＱＰ２を構成するゲート電極５，１０の側壁には、サイドウォールスペーサ１３が形成されている。ゲート絶縁膜４，９およびサイドウォールスペーサ１３は、例えば、酸化シリコンを主体とする絶縁膜などによって形成されている。また、ゲート電極５，１０は、例えば、高濃度にドーピングされた多結晶シリコンを主体とする導体膜によって形成されている。
【００６４】
特に、実施の形態１，２のＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳでは、第１行Ｎ列目に配置するソース出力セルＣＳ１は、シリコン基板１上において行方向に沿って形成された第１共通Ｎウェル（第１半導体領域）ＮＷ１に配置されている。また、第２行Ｎ列目に配置するソース出力セルＣＳ１は、シリコン基板１上において行方向に沿って形成された第２共通Ｎウェル（第２半導体領域）ＮＷ２に配置されている。言い換えれば、複数のソース出力セルＣＳ１のうち、第１行目に属するセルを構成するＭＩＳトランジスタＱＮ１，ＱＰ１は、第１共通ＮウェルＮＷ１に配置され、第２行目に属するセルを構成するＭＩＳトランジスタＱＮ１，ＱＰ１は、第２共通ＮウェルＮＷ２に配置されている。また、ロジック回路領域ＲＳＰに配置された回路は、シリコン基板１上に形成された共通ＮウェルＮＷＰに配置されている。
【００６５】
各ソース出力セルＣＳ１は、上述のような各ＭＩＳトランジスタＱＮ１，ＱＮ２，ＱＰ１，ＱＰ２などによって構成される集積回路によって、データ信号ＶＤを生成する。
【００６６】
図１０および図１１を用いて、本実施の形態２の駆動方式として、ドット反転駆動方式について説明図する。図１０は、ドット反転駆動方式における電圧条件を示すグラフ図である。上記図１および上記図２などを用いて説明したコモン信号ＶＣおよびデータ信号ＶＤに関して、ドット反転駆動方式での時間変動を示している。図１１は、ドット反転駆動方式で駆動される液晶ディスプレイＤＰの電位状態を示す説明図である。
【００６７】
ドット反転駆動方式では、時間変動のない一定のコモン信号ＶＣを印加する。この固定のコモン信号ＶＣとデータ信号ＶＤとの電位差が、各画素ＰＸＬにおける画素容量ＣＰの両電極間の電位差となる。データ信号ＶＤを時間と共に振幅させ、コモン信号ＶＣに対する電位差を正負逆転させることにより、画面への焼き付きを防いでいる。ここで、上述の特許文献３または特許文献４などに開示されているように、液晶ディスプレイＤＰ１の駆動方式をドット反転駆動方式とすることで、画質の劣化を低減できることが知られている。
【００６８】
ここで、本発明者らの更なる検討によると、図１１に示すように、ドット反転駆動方式では行方向に隣り合う画素ＰＸＬの電位差が常に正負逆となっている。これは、液晶ソース線ＳＬに供給するデータ信号ＶＤにおいて、隣り合う液晶ソース線ＳＬに供給すべき電位の正負が逆であることを意味する。このとき、例えば上記図１４および上記図１５に示すような、各ソース出力セルＣＳＸが液晶ソース線ＳＬの順番に対応した順番通りに配置されている場合、隣り合うソース出力セルＣＳＸは、正負逆のデータ信号ＶＤを出力する必要がある。隣り合うソース出力セルＣＳＸにおいて正負逆のデータ信号ＶＤを出力させるためには、各素子を配置するウェルに対して、正負逆の電位を印加しなければならない。これは、それぞれのショートを防ぐために、同じ導電型であるウェルを隔離しなければならないことを意味する。上記図１４および上記図１５のような本発明者らが事前に検討した構造では、隣り合う液晶ソース線ＳＬにデータ信号ＶＤを送信するソース出力セルＣＳＸは、行方向に隣り合って配置されている。従って、隣り合うソース出力セルＣＳＸを配置するウェルを隔離することは、行方向に寸法を拡大することと同義である。即ち、液晶ディスプレイの駆動方式として、画質の劣化を低減し得るドット反転駆動方式を採用する場合、上記図１４および上記図１５のような本発明者らが事前に検討した構造のＬＣＤドライバＤＲＶＸでは、寸法制約の厳しい行方向に対して寸法が拡大してしまう。
【００６９】
これに対し、実施の形態１，２のＬＣＤドライバＤＲＶ１を適用すれば、ＬＣＤドライバＤＲＶ１の行方向の寸法を拡大させることなく、本実施の形態２のドット反転駆動方式を実現できる。なぜなら、上記図５および上記図６を用いて説明したように、ＬＣＤドライバＤＲＶ１では、行方向に隣り合うソース出力セルＣＳ１は、行方向に配列する液晶ソース線ＳＬおよび出力パッドＰＤ１に対し、一つ置きに接続されている。ドット反転駆動方式では、図１１からも分かるように、行方向に隣り合う画素ＰＸＬに対しては正負逆のソース出力信号ＶＤの供給を要するが、一つ置きに配置された画素ＰＸＬに対しては、正負同一のソース出力信号ＶＤを供給すれば良い。従って、行方向に隣り合うソース出力セルＣＳ１のウェルに対しても、正負同一の電位を供給する。
【００７０】
ここで、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳにおいて行方向に隣り合うソース出力セルＣＳ１とは、同一行に配置されるソース出力セルＣＳ１である。そして、これら同一行のソース出力セルＣＳ１を配置するウェルに対して正負同一の電位を供給できる。言い換えれば、上記図９で説明したように、第１行第Ｎ列に配置するソース出力セルＣＳ１を、同一の第１共通ＮウェルＮＷ１に配置して良い。また、第２行第Ｎ列に配置するソース出力セルＣＳ１を、同一の第２共通ＮウェルＮＷ２に配置して良い。そして、行方向に隣り合うセル同士を隔離する必要も生じない。なぜなら、第１行第Ｎ列に配置するソース出力セルＣＳ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１とが、隣り合う液晶ソース線ＳＬにデータ信号ＶＤを供給するセルであり、これらは行方向には隣り合わず、列方向に隣り合うセルだからである。
【００７１】
この観点から、本実施の形態２のドット反転駆動方式において、第１行第Ｎ列に配置するソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とには、正負が異なる電圧が印加されることになる。従って、本実施の形態２のドット反転駆動方式を適用する際には、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２とは隔離する必要があるが、上述のように、これらは列方向に隣り合うウェルであるから、寸法制約の厳しい行方向に拡大する必要はない。従って、画質の劣化を抑制し得る駆動方式に適用されるＬＣＤドライバにおいて、チップサイズを縮小させることができる。
【００７２】
更に、本実施の形態２のドット反転駆動方式を適用する際には、ＬＣＤドライバＤＲＶ１のソース出力回路領域ＲＳにおいて、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２との間に、ロジック回路領域ＲＳＰを配置することが、より好適である。なぜなら、上述のように、本実施の形態２のドット反転駆動方式を適用する場合には、第１行第Ｎ列に配置するソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列に配置するソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とを隔離する必要があるからである。そこで、この間の領域にロジック回路領域ＲＳＰを配置することで、スペースを有効に活用することができる。従って、画質の劣化を抑制し得る駆動方式に適用されるＬＣＤドライバにおいて、チップサイズをより縮小させることができる。
【００７３】
また、実施の形態１，２のＬＣＤドライバＤＲＶ１は、他の駆動方式に適用しても、同様に効果的である。図１２および図１３を用いて、本実施の形態２の他の駆動方式として、フレーム反転駆動方式（ライン反転駆動方式ともいう）について説明図する。図１２は、フレーム反転駆動方式における電圧条件を示すグラフ図である。上記図１および上記図２などを用いて説明したコモン信号ＶＣおよびデータ信号ＶＤに関して、フレーム反転駆動方式での時間変動を示している。図１３は、フレーム反転駆動方式で駆動される液晶ディスプレイＤＰの電位状態を示す説明図である。
【００７４】
フレーム反転駆動方式では、コモン信号ＶＣとデータ信号ＶＤとが互いに逆位相で振幅しており、これらの電位差が、各画素ＰＸＬにおける画素容量ＣＰの両電極間の電位差となる。当該電位差は時間によって正負が逆転し、画面への焼き付きを防いでいる。フレーム反転駆動方式では、互いに振幅しているコモン信号ＶＣおよびデータ信号ＶＤの相対的な電位差を利用することで、データ信号ＶＤの電圧振幅を小さくすることができ、消費電力を低減することができる。
【００７５】
ここで、本発明者らの更なる検討によると、図１３に示すように、フレーム反転駆動方式では行方向に隣り合う画素ＰＸＬの電位差が正負同一となっている。これは、液晶ソース線ＳＬに供給するデータ信号ＶＤにおいて、隣り合う液晶ソース線ＳＬに供給すべき電位の正負が同一であることを意味する。即ち、行方向に隣り合う液晶ソース線ＳＬの電位の正負が同一であるから、行方向に一つ置きに配置する液晶ソース線ＳＬの電位の正負も同一である。従って、上述のように、行方向に隣り合うソース出力セルＣＳ１が、行方向に配列する液晶ソース線ＳＬおよび出力パッドＰＤ１に対して一つ置きに接続されているＬＣＤドライバＤＲＶ１は、フレーム反転駆動方式に適用しても、同様に効果的である。言い換えれば、フレーム反転駆動方式では行方向に隣り合うソース出力セルＣＳ１（行方向に一つ置きに配置する液晶ソース線ＳＬおよび出力パッドＰＤ１に対応）が供給するデータ信号ＶＤの正負が同一であるから、第１行第Ｎ列のソース出力セルＣＳ１を、全て同一の第１共通ＮウェルＮＷ１に配置して良い。また、同様に、第２行第Ｎ列のソース出力セルＣＳ１を、全て同一の第２共通ＮウェルＮＷ２に配置して良い。
【００７６】
なお、フレーム反転駆動方式では、行方向に隣り合う液晶ソース線ＳＬおよび出力パッドＰＤ１に対しても、正負が同一のソース出力信号ＶＤが供給される。従って、第１行第Ｎ列のソース出力セルＣＳ１を配置する第１共通ＮウェルＮＷ１と、第２行第Ｎ列のソース出力セルＣＳ１を配置する第２共通ＮウェルＮＷ２とには、正負が同一である電圧が印加されることになる。これにより、フレーム反転駆動方式では、第１共通ＮウェルＮＷ１と第２共通ＮウェルＮＷ２との間隔も、ウェル間のショートを懸念することなく設定することができる。
【００７７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、ＬＣＤドライバを有する半導体装置の製造業に幅広く適用できる。
【符号の説明】
【００７９】
１ シリコン基板（半導体基板）
２ 分離部
３Ｎ，８Ｎ ｎウェル
３Ｐ，８Ｐ ｐウェル
４，９ ゲート絶縁膜
５，１０ ゲート電極
６Ｎ，１１Ｎ ｎ型エクステンション領域
６Ｐ，１１Ｐ ｐ型エクステンション領域
７Ｎ，１２Ｎ ｎ型拡散領域
７Ｐ，１２Ｐ ｐ型拡散領域
１３ サイドウォールスペーサ
２０ 層間絶縁膜
２１ａ 金属層
２１ｂ 最上配線層
２２ 表面保護膜（保護膜）
２３ 開口部
２４ 下地金属膜（ＵＢＭ）
２５ バンプ
１０１ 表示信号群
１０２ 液晶コントローラ
１０３ 表示データ
１０４ データ伝送クロック
１０５ 水平同期信号
１０６ 交流信号
１０７ 走査回路
１０８ フレーム同期信号
１０９ 走査水平同期信号
１１０ 電源回路
１１１ 正極性階調基準電圧
１１２ 負極性階調基準電圧
１１３ 共通電極電圧
１１４ 走査基準電圧
１１５ シフトレジスタ回路
１１６，１１７ 制御回路
１１８ ラッチ回路
１１９，１２０ 選択回路
１２１，１２２ ＤＡＣ回路
１２３ 出力アンプ回路
１２４ 表示データバス
１２５ 水平ラッチ信号
１２６ 反転タイミング信号
１２７ 出力データ
１２８ 選択信号
１２９ 選択データ
１３０ 階調電圧
１３１ 選択階調電圧
ＣＬ 共通電位線
ＣＰ 画素容量
ＣＳ１ ソース出力セル（出力セル）
ＤＰ 液晶ディスプレイ（液晶表示装置）
ＤＲＶ１ ＬＣＤドライバ（ドライバ回路）
ＧＬ 液晶ゲート線
ＭＬ１ 配線
ＮＷ１ 第１共通Ｎウェル（第１半導体領域）
ＮＷ２ 第２共通Ｎウェル（第２半導体領域）
ＮＷＰ 共通Ｎウェル
ＰＤ１ 出力パッド（複数のパッド、パッド）
ＰＤ２ 入力パッド
ＰＸＬ 画素
ＱＮ１，ＱＮ２ ｎ型ＭＩＳトランジスタ
ＱＰ１，ＱＰ２ ｐ型ＭＩＳトランジスタ
ＱＴＦＴ 薄膜トランジスタ
ＲＡ アナログ回路領域
ＲＧ ゲート出力回路領域
ＲＬ ロジック回路領域
ＲＳ ソース出力回路領域（出力回路領域）
ＲＳＰ ロジック回路領域
ＳＬ 液晶ソース線
ＴＡ アドレス信号入力端子
ＴＣ コモン信号入力端子
ＴＤ データ信号入力端子
ＶＡ アドレス信号（ゲート出力信号）
ＶＣ コモン信号
ＶＤ データ信号（ソース出力信号）
【特許請求の範囲】
【請求項１】
半導体基板上に構成されたドライバ回路を有する半導体装置であって、
前記ドライバ回路は、
出力回路領域と、
前記出力回路領域に配置され、出力信号を生じる複数の出力セルと、
前記出力信号を受け、外部に送信するための複数のパッドとを有し、
前記複数のパッドは、前記半導体基板の行方向に沿って並んで配置され、
前記複数の出力セルは、前記行方向に沿って２行Ｎ列に並んで配置され、
前記複数の出力セルのうち、
第１行第Ｎ列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと電気的に接続され、
第２行第Ｎ列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第（２Ｎ）番目に配置された前記パッドと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ドライバ回路は、液晶表示装置を駆動するＬＣＤドライバであって、
前記出力セルが生じる前記出力信号は、前記液晶表示装置を構成する画素に送信するソース出力信号であり、
前記半導体基板は、前記行方向に長い長方形状であり、
前記複数のパッドは、前記半導体基板上における前記行方向の一辺に沿って配置され、
前記複数のパッドは、前記液晶表示装置を構成する画素のソース線に対して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第１半導体領域に配置され、
前記第２行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第２半導体領域に配置され、
前記第１半導体領域と前記第２半導体領域とには、正負が異なる電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ドライバ回路は、ロジック回路領域を有し、
前記ロジック回路領域は、前記半導体基板において、前記第１半導体領域と前記第２半導体領域との間に配置されることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと、前記行方向に見て第（２Ｎ）番目に配置された前記パッドとは、前記列方向にずれて配置されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第１半導体領域に配置され、
前記第２行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第２半導体領域に配置され、
前記第１半導体領域と前記第２半導体領域とには、正負が同一である電圧が印加されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと、前記行方向に見て第（２Ｎ）番目に配置された前記パッドとは、前記列方向にずれて配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。
【請求項１】
半導体基板上に構成されたドライバ回路を有する半導体装置であって、
前記ドライバ回路は、
出力回路領域と、
前記出力回路領域に配置され、出力信号を生じる複数の出力セルと、
前記出力信号を受け、外部に送信するための複数のパッドとを有し、
前記複数のパッドは、前記半導体基板の行方向に沿って並んで配置され、
前記複数の出力セルは、前記行方向に沿って２行Ｎ列に並んで配置され、
前記複数の出力セルのうち、
第１行第Ｎ列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと電気的に接続され、
第２行第Ｎ列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第（２Ｎ）番目に配置された前記パッドと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ドライバ回路は、液晶表示装置を駆動するＬＣＤドライバであって、
前記出力セルが生じる前記出力信号は、前記液晶表示装置を構成する画素に送信するソース出力信号であり、
前記半導体基板は、前記行方向に長い長方形状であり、
前記複数のパッドは、前記半導体基板上における前記行方向の一辺に沿って配置され、
前記複数のパッドは、前記液晶表示装置を構成する画素のソース線に対して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第１半導体領域に配置され、
前記第２行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第２半導体領域に配置され、
前記第１半導体領域と前記第２半導体領域とには、正負が異なる電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ドライバ回路は、ロジック回路領域を有し、
前記ロジック回路領域は、前記半導体基板において、前記第１半導体領域と前記第２半導体領域との間に配置されることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと、前記行方向に見て第（２Ｎ）番目に配置された前記パッドとは、前記列方向にずれて配置されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第１半導体領域に配置され、
前記第２行第Ｎ列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第２半導体領域に配置され、
前記第１半導体領域と前記第２半導体領域とには、正負が同一である電圧が印加されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第（２Ｎ−１）番目に配置された前記パッドと、前記行方向に見て第（２Ｎ）番目に配置された前記パッドとは、前記列方向にずれて配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１３３５４３（Ｐ２０１１−１３３５４３Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９０５０７（Ｐ２００９−２９０５０７）
【出願日】平成２１年１２月２２日（２００９．１２．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２２日（２００９．１２．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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