半導体装置およびその製造方法
【課題】簡便な製造方法によって製造された良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、絶縁基板１１と、絶縁基板１１に支持されたチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む半導体層３０Ａと、チャネル領域３３Ａの導電性を制御するゲート電極５１とを有する。半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域３１Ａ、および、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域３２Ａとを有する。チャネル領域３３Ａ、第１および第２低濃度領域３１Ａおよび３２Ａは、ソースおよびドレイン領域３４Ａおよび３５Ａの不純物濃度より低い第１不純物濃度を有する。ゲート電極５１は、第１および第２低濃度領域３１Ａおよび３２Ａの全部を覆うように形成されている。
【解決手段】本発明の半導体装置は、絶縁基板１１と、絶縁基板１１に支持されたチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む半導体層３０Ａと、チャネル領域３３Ａの導電性を制御するゲート電極５１とを有する。半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域３１Ａ、および、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域３２Ａとを有する。チャネル領域３３Ａ、第１および第２低濃度領域３１Ａおよび３２Ａは、ソースおよびドレイン領域３４Ａおよび３５Ａの不純物濃度より低い第１不純物濃度を有する。ゲート電極５１は、第１および第２低濃度領域３１Ａおよび３２Ａの全部を覆うように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置のスイッチング素子として、多結晶シリコン（ｐ−Ｓｉ）を用いたＴＦＴがある（例えば特許文献１〜３）。多結晶シリコンを有するＴＦＴの移動度は、アモルファスシリコン（ａ−Ｓｉ）を有するＴＦＴの移動度よりも高い。従って、多結晶シリコンＴＦＴは画素用ＴＦＴのみでなく高速動作が要求される駆動回路用ＴＦＴにも用いられ得る。駆動回路やメモリ回路、ロジック回路（例えばクロック発生回路）などの機能回路に用いるためにＴＦＴに要求される主な特性は、オン電流が大きいこと、オフ電流が小さいことおよび長期信頼性が高いことである。
【０００３】
ＴＦＴの構造の１つとして、チャネル領域とソース領域との間およびチャネル領域とドレイン領域との間の少なくとも一方に低濃度領域（Lightly Doped Drain、以下「ＬＤＤ領域」または「ｎ-領域」という場合がある）を形成した構造がある。このような構造は「ＬＤＤ構造」といわれている。ＬＤＤ領域を形成することにより、チャネル領域のソース領域、および／またはドレイン領域の近傍における電界集中を緩和することができるので、オフ電流を小さくでき、かつ長期信頼性も高めることができる。しかしながら、ＬＤＤ領域の抵抗が高いので、オン電流が低下するという問題を有する。
【０００４】
この問題を解決するＴＦＴの構造として、ＬＤＤ領域がゲート電極にオーバーラップされた構造が知られている。このような構造は、「ＧＯＬＤ（Gate-drain Overlapped ＬＤＤ）構造」といわれている。ＧＯＬＤ構造を有するＴＦＴにおいては、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域でキャリアとなる電子が蓄積される。従って、ＬＤＤ領域の不純物濃度を高めることなくＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴのオン電流の低下を抑え、長期信頼性を高めることができる（例えば特許文献２、３）。
【０００５】
参考のために、特許文献１〜３の開示内容の全てを援用する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０１２５公報
【特許文献２】特開２００４−２４７５３６公報
【特許文献３】特開２００９−２３７５７３公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２、３に記載の半導体装置の製造方法においては、非晶質半導体層を結晶化した後に行われるＬＤＤ領域を形成するための不純物のドーピングによって結晶が破壊され、結晶欠陥が生成される。従って、活性化工程で修復されない結晶欠陥は欠陥準位となり、ＴＦＴのオフ電流の増大の原因となる。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、絶縁基板と、前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている。
【００１０】
ある実施形態において、前記第１不純物は、ｎ型不純物である。
【００１１】
ある実施形態において、前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する。
【００１２】
本発明の表示装置は、上述の半導体装置を有する。
【００１３】
本発明の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記絶縁基板上に非晶質半導体層を形成する工程ａと、第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する。
【発明の効果】
【００１４】
本発明によると、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明による実施形態のＴＦＴ基板１００の模式的な断面図である。
【図２】（ａ）〜（ｆ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。
【図３】（ａ）〜（ｅ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明による実施形態を説明するが、本発明は例示する実施形態に限定されない。
【００１７】
半導体装置として液晶表示装置に用いられる半導体装置（ＴＦＴ基板）を例示して本発明による実施形態の半導体装置およびその製造方法を説明する。本発明はこれに限られず、例えば有機ＥＬ表示装置に用いられるＴＦＴ基板にも適用され得る。
【００１８】
図１に、本発明による実施形態のＴＦＴ基板１００が有するＴＦＴ１０Ａの構造を示す模式的な断面図を示す。
【００１９】
ＴＦＴ基板１００は、絶縁基板（例えばガラス基板）１１に支持されたＴＦＴ１０Ａを有する。ＴＦＴ１０Ａは、例えば駆動回路用ＴＦＴのｎ型ＴＦＴである。ＴＦＴ１０Ａは、チャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む結晶質半導体層３０Ａを備える。さらに、ＴＦＴ１０Ａは、チャネル領域３３Ａの導電性を制御するゲート電極５１を備える。結晶質半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａと、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域（ＬＤＤ領域）３２Ａとを有する。チャネル領域３３Ａ、第１低濃度領域３１Ａ、第２低濃度領域３２Ａ、ソース領域３４Ａおよびドレイン領域３５Ａは、ｎ型不純物（例えばリン（Ｐ））を含む。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａのｎ型不純物濃度は、ソース領域３４Ａおよびドレイン領域３５Ａのｎ型不純物濃度より低い第１不純物濃度である。チャネル領域３３Ａは、ｎ型不純物に加えｐ型不純物を含んでいる。チャネル領域３３Ａがｎ型不純物とｐ型不純物とを含むことにより、ＴＦＴのオフ状態を制御し易くなる。ゲート電極５１は、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。すなわち、ＴＦＴ１０ＡはＧＯＬＤ構造を有している。
【００２０】
ＴＦＴ１０Ａは、図１に示すようにＧＯＬＤ構造を有し、ＴＦＴの信頼性が高い。後述する本実施形態の製造方法からＴＦＴ１０Ａを製造するので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの形成に係る不純物のドーピングをフォトマスクによらないで行うことができる。第１および第２低濃度領域３１Ａおよび３２Ａを形成する不純物がドーピングされた後に非晶質半導体層３０ａを結晶化するので、不純物のドーピングによって生じる結晶欠陥が結晶化工程で低減される。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高く、ＴＦＴのオフ状態のリーク電流を小さくできる。
【００２１】
次に、図２および図３を参照して、本発明による実施形態の半導体装置およびその製造方法を説明する。
【００２２】
本実施形態の半導体装置は、図３（ｅ）に示すようにＴＦＴ１０Ａの他、ｐ型チャネルＴＦＴ１０Ｂ（以下、ＴＦＴ１０Ｂという）および画素用ＴＦＴ１０Ｃ（以下、ＴＦＴ１０Ｃという）を有する。ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃは同一絶縁基板１１上に一体的に形成される。
【００２３】
ＴＦＴ１０Ａは、上述のようにＧＯＬＤ構造を有する。ＴＦＴ１０Ｃは、ＬＤＤ構造を有し、ＴＦＴ１０Ｂは、ＧＯＬＤ構造またはＬＤＤ構造のいずれも有しない。
【００２４】
ＴＦＴ１０Ａは、ＴＦＴ基板１００上に形成されている。ＴＦＴ１０Ａは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成された例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２とを備え、さらに、第２絶縁層２２上に形成された結晶質半導体層３０Ａを備える。結晶質半導体層３０Ａは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。ＴＦＴ１０Ａは、結晶質半導体層３０Ａ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ａは、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを有し、さらにチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを有する。第１低濃度領域３１Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成されており、第２低濃度領域３２Ａは、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成されている。ソース領域３４Ａおよびドレイン領域３５Ａは、例えばｎ型不純物を有する。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ソース領域３４Ａおよびドレイン領域３５Ａが有する例えばｎ型不純物の濃度より低い第１不純物濃度で例えばｎ型不純物を有する。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ＬＤＤ領域（ｎ-領域）である。チャネル領域３３Ａは、例えば第１不純物濃度のｎ型不純物に加えｐ型不純物を有する。さらに、ＴＦＴ１０Ａは、第３絶縁層２３上に形成されたゲート電極５１を備え、ゲート電極５１は第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。ＴＦＴ１０Ａは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ａに接続されたソース電極５２および第４絶縁層２４上に形成されドレイン領域３５Ａに接続されたドレイン電極５３とを有する。さらに、ＴＦＴ１０Ａは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４は省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２５】
以下、ＴＦＴ１０Ｂおよび１０Ｃについて説明する。なお、結晶質半導体層以外は共通の参照符号を付す。
【００２６】
ＴＦＴ１０Ｂは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｂは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｂは、第２絶縁層２２上に形成された結晶質半導体層３０Ｂを備える。結晶質半導体層３０Ｂは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｂは、結晶質半導体層３０Ｂ上に形成された例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｂは、チャネル領域３３Ｂ、ソース領域３４Ｂおよびドレイン領域３５Ｂを有する。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ｐ型不純物を有する。さらに、ＴＦＴ１０Ｂは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｂは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４を有し、第４絶縁層２４上に形成されソース領域３４Ｂに接続されたソース電極５２、および第４絶縁層２４上に形成されドレイン領域３５Ｂに接続されたドレイン電極５３を有する。さらに、ＴＦＴ１０Ｂは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ2）から形成され得る。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４を省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２７】
ＴＦＴ１０Ｃは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｃは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｃは、第２絶縁層２２上に形成された結晶質半導体層３０Ｃを備える。結晶質半導体層３０Ｃは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｃは、結晶質半導体層３０Ｃ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｃは第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを有し、さらにチャネル領域３３Ｃ、ソース領域３４Ｃおよびドレイン領域３５Ｃを有する。第１低濃度領域３１Ｃはチャネル領域３３Ｃとソース領域３４Ｃとの間に形成され、第２低濃度領域３２Ｃはチャネル領域３３Ｃとドレイン領域３５Ｃとの間に形成されている。ソース領域３４Ｃおよびドレイン領域３５Ｃは、ｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ソース領域３４Ｃおよびドレイン領域３５Ｃのｎ型不純物の濃度より低い濃度でｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ＬＤＤ領域（ｎ-領域）である。さらに、ＴＦＴ１０Ｃは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｃは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ｃに接続されたソース電極５２、および第４絶縁層２４上に形成されチャネル領域３５Ｃに接続されたドレイン電極５３を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ2）から形成される。ゲート電極５１、ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２８】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２９】
本実施形態の半導体装置の製造方法は、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有する半導体装置の製造方法であって、絶縁基板（例えばガラス基板）１１上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する工程ａと、第１の濃度で第１不純物（例えばｎ型不純物）を非晶質半導体層３０ａにドーピングする工程ｂと、工程ｂの後に非晶質半導体層３０ａを結晶化することによって結晶質半導体層（たとえばｐ−Ｓｉ層）３０Ａを形成する工程ｃと、第１の濃度より高い第２の濃度で第１不純物を結晶質半導体層３０Ａにドーピングすることによって、ソース領域３４Ａおよびドレイン領域３５Ａを形成する工程ｄとを包含する。
【００３０】
この方法によると、ＧＯＬＤ構造を有するＴＦＴが得られ、ＴＦＴの信頼性が高まる。また、工程ｂにおいて第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物のドーピングをフォトマスクによらないで行うことができる。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物がドーピングされた後に、非晶質半導体層３０ａが結晶化されるので第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高い。また、欠陥準位が少なく、ＴＦＴオフ時のリーク電流を低減できる。
【００３１】
次に、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有するＴＦＴ基板１００の製造方法を具体的に説明する。
【００３２】
図２（ａ）に示すように、絶縁基板（例えばガラス基板）１１上に例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば窒化シリコン（ＳｉＮX）から形成された第１絶縁層２１および第１絶縁層２１上に例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２をそれぞれ５０ｎｍ以上１００ｎｍ以下の範囲の厚さで形成する。続けて、プラズマＣＶＤ法やスパッタ法などの公知の方法で第２絶縁層２２上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する。非晶質半導体層３０ａの厚さは、４０ｎｍ以上１００ｎｍ以下である。
【００３３】
次に、図２（ｂ）に示すように、ｎ型不純物ｎ１（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）を非晶質半導体層３０ａの全面に公知の方法でドーピングする。このとき、フォトマスクを使用しない。これによりｎ型非晶質半導体層３０ａ’が形成される。
【００３４】
次に、図２（ｃ）に示すように、絶縁基板１１上のｎ型非晶質半導体層３０ａ’の全面にレーザー光Ｌ１を照射する。このときレーザー光Ｌ１は、例えば波長３０８ｎｍのＸｅＣｌ、波長３５１ｎｍのＸｅＦまたは波長２４８ｎｍのＫｒＦ等のエキシマレーザー光や波長５００ｎｍのＹＡＧレーザー光や半導体レーザー等の固体レーザー光を使用し得る。これにより、ｎ型非晶質半導体層３０ａ’は結晶化され、ｎ型結晶質半導体層（例えばｐ−Ｓｉ層）３０が形成される。ｎ型結晶質半導体層３０の厚さは、４０ｎｍ以上１００ｎｍ以下である。このとき、レーザー光Ｌ１を照射する前に、例えば公知のエッチング方法によりｎ型非晶質半導体層３０ａ’の表面に自然に形成された酸化膜を除去しておくと、ｎ型非晶質半導体層３０ａ’の表面の粗さを低減させることができる。
【００３５】
次に、図２（ｄ）に示すように、ｎ型結晶質半導体層３０を島状にパターニングし、それぞれＴＦＴ１０Ａ、１０Ｂ、１０Ｃに対応するｎ型結晶質半導体層３０Ａ、３０Ｂ、３０Ｃを形成する。ここまでは、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃに共通の製造工程である。
【００３６】
次にＴＦＴ１０Ａ、１０Ｂおよび１０Ｃのその後の製造工程を個別に説明する。
【００３７】
最初に、ＴＦＴ１０Ａの製造工程を説明する。
【００３８】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ａ上に形成した後、チャネル領域３３Ａとなる領域以外を覆うように形成されたフォトレジスト７１ａをマスクとして、ｐ型不純物ｐ１（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ａが形成される。その後フォトレジスト７１ａを除去する。
【００３９】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）を結晶質半導体層３０Ａの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ａを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００４０】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００４１】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２（例えば濃度１×１０11ｃｍ-2以上１×１０14ｃｍ-2以下）を結晶質半導体層３０Ａにドーピングする。このとき、ｎ型不純物ｎ２がゲート電極５１によってドーピングされていない領域のうちチャネル領域３３Ａ以外の領域が、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａ（ＬＤＤ領域）となる。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ゲート電極５１に対して自己整合的に形成される。
【００４２】
次に、図３（ｃ）に示すように、結晶質半導体層３０Ａ上にはマスク（フォトレジスト）を形成することなく、ｎ型不純物ｎ３（例えば濃度１×１０13ｃｍ-2以上１×１０16ｃｍ-2以下）を結晶質半導体層３０Ａにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ａおよびドレイン領域３５Ａ（高濃度領域（ｎ+領域））が形成される。ソース領域３４Ａおよびドレイン領域３５Ａは、ゲート電極５１に対して自己整合的に形成される。
【００４３】
次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７４を少なくとも結晶質半導体層３０Ａの全面が覆われるように形成し、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））を形成するためにｐ型不純物ｐ３（例えば濃度１×１０13ｃｍ-2以上１×１０16ｃｍ-2以下）をドーピングする。次に、フォトレジスト７４を除去する。
【００４４】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層（ゲート絶縁層）２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３および電極５４を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３および電極５４上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４は引き出し電極であり、例えばソースメタル層に接続される。なお、電極５４を形成しなくてもよい場合もある。
【００４５】
次に、ＴＦＴ１０Ｂの製造方法を説明する。
【００４６】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｂ上に形成した後、結晶質半導体層３０Ｂを覆うようにフォトレジスト７１ｂを形成する。次に、ＴＦＴ１０Ａのチャネル領域３３Ａ、および、ＴＦＴ１０Ｃのチャネル領域３３Ｃとなる領域にｐ型不純物ｐ１がドーピングされるが、フォトレジスト７１ｂがマスクとなっているので、結晶質半導体層３０Ｂにｐ型不純物ｐ１はドーピングされない。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。
【００４７】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｂの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｂを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００４８】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００４９】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２をドーピングする。このとき、結晶質半導体層３０Ｂのゲート電極５１に覆われた領域にチャネル領域３３Ｂが形成される。チャネル領域３３Ｂは、ゲート電極５１に対し自己整合的に形成される。
【００５０】
次に、図３（ｃ）に示すように、少なくとも結晶質半導体層３０Ｂの全てを覆うようにフォトレジスト７２を形成する。その後、ＴＦＴ１０Ａのソース領域３４Ａおよびドレイン領域３５Ａとなる領域、並びに、ＴＦＴ１０Ｃのソース領域３４Ｃおよびドレイン領域３５Ｃとなる領域を形成するためにｎ型不純物ｎ３がドーピングされるが、フォトレジスト７２により、結晶質半導体層３０Ｂにｎ型不純物ｎ３はドーピングされない。
【００５１】
次に、フォトレジスト７２を除去する。
【００５２】
次に、図３（ｄ）に示すように、結晶質半導体層３０Ｂにｐ型不純物ｐ３をドーピングする。ｐ型不純物ｐ３のドーピングによって、ソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））が形成される。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ゲート電極５１に対し自己整合的に形成される。
【００５３】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層（ゲート絶縁層）２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３および電極５４を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３および電極５４上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４は引き出し電極であり、例えばソースメタル層に接続される。なお、電極５４を形成しなくてもよい場合もある。
【００５４】
次に、ＴＦＴ１０Ｃの製造方法を説明する。
【００５５】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｃ上に形成した後、チャネル領域３３Ｃとなる領域以外を覆うように形成されたフォトレジスト７１ｃをマスクとして、ｐ型不純物ｐ１をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ｃが形成される。その後フォトレジスト７１ｃを除去する。
【００５６】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｃの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｃを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００５７】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００５８】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２を結晶質半導体層３０Ｃにドーピングする。
【００５９】
次に、図３（ｃ）に示すように、結晶質半導体層３０Ｃの第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃとなる領域上にフォトレジスト７３を形成する。その後、ｎ型不純物ｎ３を結晶質半導体層３０Ｃにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ｃおよびドレイン領域３５Ｃ（高濃度領域（ｎ+領域））が形成される。また、フォトレジスト７３で覆われた結晶質半導体層３０Ｃに第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃが形成される。
【００６０】
次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７５を少なくとも結晶質半導体層３０Ｃの全面が覆われるように形成する。その後、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））を形成するためにｐ型不純物ｐ３がドーピングされる。しかしながら、結晶質半導体層３０Ｃの全面がフォトレジスト７５に覆われているので、結晶質半導体層３０Ｃに、ｐ型不純物ｐ３はドーピングされない。
【００６１】
次に、フォトレジスト７５を除去する。
【００６２】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００６３】
このように半導体装置を製造することにより、ＧＯＬＤ構造を有するＴＦＴ１０Ａが得られ、ＴＦＴ１０ＢおよびＴＦＴ１０Ｃと共にモノリシックに製造し得る。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、自己整合的に形成されるので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成するための不純物（例えばリン（Ｐ））ｎ２のドーピングにフォトマスクは必要ない。不純物（例えばリン（Ｐ））ｎ１をドーピングした後に非晶質半導体層３０ａ（ｎ型非晶質半導体層３０ａ’）を結晶化させるので第１および第２低濃度領域３１Ａおよび３２Ａの結晶性が高く、欠陥準位が少なくなるのでＴＦＴオフ時のリーク電流を低減させることができる。
【産業上の利用可能性】
【００６４】
本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成された回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
【符号の説明】
【００６５】
１０Ａ、１０Ｂ、１０Ｃ ＴＦＴ
１１ 絶縁基板
２１、２２、２３、２４ 絶縁層
３０ａ 非晶質半導体層
３０Ａ、３０Ｂ、３０Ｃ 結晶質半導体層
３３Ａ、３３Ｂ、３３Ｃ チャネル領域
３４Ａ、３４Ｂ、３４Ｃ ソース領域
３５Ａ、３５Ｂ、３５Ｃ ドレイン領域
５１ ゲート電極
５２ ソース電極
５３ ドレイン電極
５４ 電極
７１ａ、７１ｂ、７１ｃ、７２、７３、７４、７５ フォトレジスト
１００ ＴＦＴ基板
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置のスイッチング素子として、多結晶シリコン（ｐ−Ｓｉ）を用いたＴＦＴがある（例えば特許文献１〜３）。多結晶シリコンを有するＴＦＴの移動度は、アモルファスシリコン（ａ−Ｓｉ）を有するＴＦＴの移動度よりも高い。従って、多結晶シリコンＴＦＴは画素用ＴＦＴのみでなく高速動作が要求される駆動回路用ＴＦＴにも用いられ得る。駆動回路やメモリ回路、ロジック回路（例えばクロック発生回路）などの機能回路に用いるためにＴＦＴに要求される主な特性は、オン電流が大きいこと、オフ電流が小さいことおよび長期信頼性が高いことである。
【０００３】
ＴＦＴの構造の１つとして、チャネル領域とソース領域との間およびチャネル領域とドレイン領域との間の少なくとも一方に低濃度領域（Lightly Doped Drain、以下「ＬＤＤ領域」または「ｎ-領域」という場合がある）を形成した構造がある。このような構造は「ＬＤＤ構造」といわれている。ＬＤＤ領域を形成することにより、チャネル領域のソース領域、および／またはドレイン領域の近傍における電界集中を緩和することができるので、オフ電流を小さくでき、かつ長期信頼性も高めることができる。しかしながら、ＬＤＤ領域の抵抗が高いので、オン電流が低下するという問題を有する。
【０００４】
この問題を解決するＴＦＴの構造として、ＬＤＤ領域がゲート電極にオーバーラップされた構造が知られている。このような構造は、「ＧＯＬＤ（Gate-drain Overlapped ＬＤＤ）構造」といわれている。ＧＯＬＤ構造を有するＴＦＴにおいては、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域でキャリアとなる電子が蓄積される。従って、ＬＤＤ領域の不純物濃度を高めることなくＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴのオン電流の低下を抑え、長期信頼性を高めることができる（例えば特許文献２、３）。
【０００５】
参考のために、特許文献１〜３の開示内容の全てを援用する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０１２５公報
【特許文献２】特開２００４−２４７５３６公報
【特許文献３】特開２００９−２３７５７３公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２、３に記載の半導体装置の製造方法においては、非晶質半導体層を結晶化した後に行われるＬＤＤ領域を形成するための不純物のドーピングによって結晶が破壊され、結晶欠陥が生成される。従って、活性化工程で修復されない結晶欠陥は欠陥準位となり、ＴＦＴのオフ電流の増大の原因となる。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、絶縁基板と、前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている。
【００１０】
ある実施形態において、前記第１不純物は、ｎ型不純物である。
【００１１】
ある実施形態において、前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する。
【００１２】
本発明の表示装置は、上述の半導体装置を有する。
【００１３】
本発明の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記絶縁基板上に非晶質半導体層を形成する工程ａと、第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する。
【発明の効果】
【００１４】
本発明によると、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明による実施形態のＴＦＴ基板１００の模式的な断面図である。
【図２】（ａ）〜（ｆ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。
【図３】（ａ）〜（ｅ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明による実施形態を説明するが、本発明は例示する実施形態に限定されない。
【００１７】
半導体装置として液晶表示装置に用いられる半導体装置（ＴＦＴ基板）を例示して本発明による実施形態の半導体装置およびその製造方法を説明する。本発明はこれに限られず、例えば有機ＥＬ表示装置に用いられるＴＦＴ基板にも適用され得る。
【００１８】
図１に、本発明による実施形態のＴＦＴ基板１００が有するＴＦＴ１０Ａの構造を示す模式的な断面図を示す。
【００１９】
ＴＦＴ基板１００は、絶縁基板（例えばガラス基板）１１に支持されたＴＦＴ１０Ａを有する。ＴＦＴ１０Ａは、例えば駆動回路用ＴＦＴのｎ型ＴＦＴである。ＴＦＴ１０Ａは、チャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む結晶質半導体層３０Ａを備える。さらに、ＴＦＴ１０Ａは、チャネル領域３３Ａの導電性を制御するゲート電極５１を備える。結晶質半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａと、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域（ＬＤＤ領域）３２Ａとを有する。チャネル領域３３Ａ、第１低濃度領域３１Ａ、第２低濃度領域３２Ａ、ソース領域３４Ａおよびドレイン領域３５Ａは、ｎ型不純物（例えばリン（Ｐ））を含む。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａのｎ型不純物濃度は、ソース領域３４Ａおよびドレイン領域３５Ａのｎ型不純物濃度より低い第１不純物濃度である。チャネル領域３３Ａは、ｎ型不純物に加えｐ型不純物を含んでいる。チャネル領域３３Ａがｎ型不純物とｐ型不純物とを含むことにより、ＴＦＴのオフ状態を制御し易くなる。ゲート電極５１は、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。すなわち、ＴＦＴ１０ＡはＧＯＬＤ構造を有している。
【００２０】
ＴＦＴ１０Ａは、図１に示すようにＧＯＬＤ構造を有し、ＴＦＴの信頼性が高い。後述する本実施形態の製造方法からＴＦＴ１０Ａを製造するので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの形成に係る不純物のドーピングをフォトマスクによらないで行うことができる。第１および第２低濃度領域３１Ａおよび３２Ａを形成する不純物がドーピングされた後に非晶質半導体層３０ａを結晶化するので、不純物のドーピングによって生じる結晶欠陥が結晶化工程で低減される。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高く、ＴＦＴのオフ状態のリーク電流を小さくできる。
【００２１】
次に、図２および図３を参照して、本発明による実施形態の半導体装置およびその製造方法を説明する。
【００２２】
本実施形態の半導体装置は、図３（ｅ）に示すようにＴＦＴ１０Ａの他、ｐ型チャネルＴＦＴ１０Ｂ（以下、ＴＦＴ１０Ｂという）および画素用ＴＦＴ１０Ｃ（以下、ＴＦＴ１０Ｃという）を有する。ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃは同一絶縁基板１１上に一体的に形成される。
【００２３】
ＴＦＴ１０Ａは、上述のようにＧＯＬＤ構造を有する。ＴＦＴ１０Ｃは、ＬＤＤ構造を有し、ＴＦＴ１０Ｂは、ＧＯＬＤ構造またはＬＤＤ構造のいずれも有しない。
【００２４】
ＴＦＴ１０Ａは、ＴＦＴ基板１００上に形成されている。ＴＦＴ１０Ａは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成された例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２とを備え、さらに、第２絶縁層２２上に形成された結晶質半導体層３０Ａを備える。結晶質半導体層３０Ａは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。ＴＦＴ１０Ａは、結晶質半導体層３０Ａ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ａは、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを有し、さらにチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを有する。第１低濃度領域３１Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成されており、第２低濃度領域３２Ａは、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成されている。ソース領域３４Ａおよびドレイン領域３５Ａは、例えばｎ型不純物を有する。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ソース領域３４Ａおよびドレイン領域３５Ａが有する例えばｎ型不純物の濃度より低い第１不純物濃度で例えばｎ型不純物を有する。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ＬＤＤ領域（ｎ-領域）である。チャネル領域３３Ａは、例えば第１不純物濃度のｎ型不純物に加えｐ型不純物を有する。さらに、ＴＦＴ１０Ａは、第３絶縁層２３上に形成されたゲート電極５１を備え、ゲート電極５１は第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。ＴＦＴ１０Ａは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ａに接続されたソース電極５２および第４絶縁層２４上に形成されドレイン領域３５Ａに接続されたドレイン電極５３とを有する。さらに、ＴＦＴ１０Ａは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４は省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２５】
以下、ＴＦＴ１０Ｂおよび１０Ｃについて説明する。なお、結晶質半導体層以外は共通の参照符号を付す。
【００２６】
ＴＦＴ１０Ｂは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｂは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｂは、第２絶縁層２２上に形成された結晶質半導体層３０Ｂを備える。結晶質半導体層３０Ｂは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｂは、結晶質半導体層３０Ｂ上に形成された例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｂは、チャネル領域３３Ｂ、ソース領域３４Ｂおよびドレイン領域３５Ｂを有する。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ｐ型不純物を有する。さらに、ＴＦＴ１０Ｂは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｂは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４を有し、第４絶縁層２４上に形成されソース領域３４Ｂに接続されたソース電極５２、および第４絶縁層２４上に形成されドレイン領域３５Ｂに接続されたドレイン電極５３を有する。さらに、ＴＦＴ１０Ｂは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ2）から形成され得る。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４を省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２７】
ＴＦＴ１０Ｃは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｃは、例えば窒化シリコン（ＳｉＮx）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｃは、第２絶縁層２２上に形成された結晶質半導体層３０Ｃを備える。結晶質半導体層３０Ｃは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｃは、結晶質半導体層３０Ｃ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｃは第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを有し、さらにチャネル領域３３Ｃ、ソース領域３４Ｃおよびドレイン領域３５Ｃを有する。第１低濃度領域３１Ｃはチャネル領域３３Ｃとソース領域３４Ｃとの間に形成され、第２低濃度領域３２Ｃはチャネル領域３３Ｃとドレイン領域３５Ｃとの間に形成されている。ソース領域３４Ｃおよびドレイン領域３５Ｃは、ｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ソース領域３４Ｃおよびドレイン領域３５Ｃのｎ型不純物の濃度より低い濃度でｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ＬＤＤ領域（ｎ-領域）である。さらに、ＴＦＴ１０Ｃは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｃは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ｃに接続されたソース電極５２、および第４絶縁層２４上に形成されチャネル領域３５Ｃに接続されたドレイン電極５３を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ2）から形成される。ゲート電極５１、ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。
【００２８】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２９】
本実施形態の半導体装置の製造方法は、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有する半導体装置の製造方法であって、絶縁基板（例えばガラス基板）１１上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する工程ａと、第１の濃度で第１不純物（例えばｎ型不純物）を非晶質半導体層３０ａにドーピングする工程ｂと、工程ｂの後に非晶質半導体層３０ａを結晶化することによって結晶質半導体層（たとえばｐ−Ｓｉ層）３０Ａを形成する工程ｃと、第１の濃度より高い第２の濃度で第１不純物を結晶質半導体層３０Ａにドーピングすることによって、ソース領域３４Ａおよびドレイン領域３５Ａを形成する工程ｄとを包含する。
【００３０】
この方法によると、ＧＯＬＤ構造を有するＴＦＴが得られ、ＴＦＴの信頼性が高まる。また、工程ｂにおいて第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物のドーピングをフォトマスクによらないで行うことができる。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物がドーピングされた後に、非晶質半導体層３０ａが結晶化されるので第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高い。また、欠陥準位が少なく、ＴＦＴオフ時のリーク電流を低減できる。
【００３１】
次に、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有するＴＦＴ基板１００の製造方法を具体的に説明する。
【００３２】
図２（ａ）に示すように、絶縁基板（例えばガラス基板）１１上に例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば窒化シリコン（ＳｉＮX）から形成された第１絶縁層２１および第１絶縁層２１上に例えば二酸化シリコン（ＳｉＯ2）から形成された第２絶縁層２２をそれぞれ５０ｎｍ以上１００ｎｍ以下の範囲の厚さで形成する。続けて、プラズマＣＶＤ法やスパッタ法などの公知の方法で第２絶縁層２２上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する。非晶質半導体層３０ａの厚さは、４０ｎｍ以上１００ｎｍ以下である。
【００３３】
次に、図２（ｂ）に示すように、ｎ型不純物ｎ１（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）を非晶質半導体層３０ａの全面に公知の方法でドーピングする。このとき、フォトマスクを使用しない。これによりｎ型非晶質半導体層３０ａ’が形成される。
【００３４】
次に、図２（ｃ）に示すように、絶縁基板１１上のｎ型非晶質半導体層３０ａ’の全面にレーザー光Ｌ１を照射する。このときレーザー光Ｌ１は、例えば波長３０８ｎｍのＸｅＣｌ、波長３５１ｎｍのＸｅＦまたは波長２４８ｎｍのＫｒＦ等のエキシマレーザー光や波長５００ｎｍのＹＡＧレーザー光や半導体レーザー等の固体レーザー光を使用し得る。これにより、ｎ型非晶質半導体層３０ａ’は結晶化され、ｎ型結晶質半導体層（例えばｐ−Ｓｉ層）３０が形成される。ｎ型結晶質半導体層３０の厚さは、４０ｎｍ以上１００ｎｍ以下である。このとき、レーザー光Ｌ１を照射する前に、例えば公知のエッチング方法によりｎ型非晶質半導体層３０ａ’の表面に自然に形成された酸化膜を除去しておくと、ｎ型非晶質半導体層３０ａ’の表面の粗さを低減させることができる。
【００３５】
次に、図２（ｄ）に示すように、ｎ型結晶質半導体層３０を島状にパターニングし、それぞれＴＦＴ１０Ａ、１０Ｂ、１０Ｃに対応するｎ型結晶質半導体層３０Ａ、３０Ｂ、３０Ｃを形成する。ここまでは、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃに共通の製造工程である。
【００３６】
次にＴＦＴ１０Ａ、１０Ｂおよび１０Ｃのその後の製造工程を個別に説明する。
【００３７】
最初に、ＴＦＴ１０Ａの製造工程を説明する。
【００３８】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ａ上に形成した後、チャネル領域３３Ａとなる領域以外を覆うように形成されたフォトレジスト７１ａをマスクとして、ｐ型不純物ｐ１（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ａが形成される。その後フォトレジスト７１ａを除去する。
【００３９】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２（例えば濃度１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下）を結晶質半導体層３０Ａの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ａを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００４０】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００４１】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２（例えば濃度１×１０11ｃｍ-2以上１×１０14ｃｍ-2以下）を結晶質半導体層３０Ａにドーピングする。このとき、ｎ型不純物ｎ２がゲート電極５１によってドーピングされていない領域のうちチャネル領域３３Ａ以外の領域が、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａ（ＬＤＤ領域）となる。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ゲート電極５１に対して自己整合的に形成される。
【００４２】
次に、図３（ｃ）に示すように、結晶質半導体層３０Ａ上にはマスク（フォトレジスト）を形成することなく、ｎ型不純物ｎ３（例えば濃度１×１０13ｃｍ-2以上１×１０16ｃｍ-2以下）を結晶質半導体層３０Ａにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ａおよびドレイン領域３５Ａ（高濃度領域（ｎ+領域））が形成される。ソース領域３４Ａおよびドレイン領域３５Ａは、ゲート電極５１に対して自己整合的に形成される。
【００４３】
次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７４を少なくとも結晶質半導体層３０Ａの全面が覆われるように形成し、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））を形成するためにｐ型不純物ｐ３（例えば濃度１×１０13ｃｍ-2以上１×１０16ｃｍ-2以下）をドーピングする。次に、フォトレジスト７４を除去する。
【００４４】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層（ゲート絶縁層）２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３および電極５４を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３および電極５４上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４は引き出し電極であり、例えばソースメタル層に接続される。なお、電極５４を形成しなくてもよい場合もある。
【００４５】
次に、ＴＦＴ１０Ｂの製造方法を説明する。
【００４６】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｂ上に形成した後、結晶質半導体層３０Ｂを覆うようにフォトレジスト７１ｂを形成する。次に、ＴＦＴ１０Ａのチャネル領域３３Ａ、および、ＴＦＴ１０Ｃのチャネル領域３３Ｃとなる領域にｐ型不純物ｐ１がドーピングされるが、フォトレジスト７１ｂがマスクとなっているので、結晶質半導体層３０Ｂにｐ型不純物ｐ１はドーピングされない。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。
【００４７】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｂの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｂを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００４８】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００４９】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２をドーピングする。このとき、結晶質半導体層３０Ｂのゲート電極５１に覆われた領域にチャネル領域３３Ｂが形成される。チャネル領域３３Ｂは、ゲート電極５１に対し自己整合的に形成される。
【００５０】
次に、図３（ｃ）に示すように、少なくとも結晶質半導体層３０Ｂの全てを覆うようにフォトレジスト７２を形成する。その後、ＴＦＴ１０Ａのソース領域３４Ａおよびドレイン領域３５Ａとなる領域、並びに、ＴＦＴ１０Ｃのソース領域３４Ｃおよびドレイン領域３５Ｃとなる領域を形成するためにｎ型不純物ｎ３がドーピングされるが、フォトレジスト７２により、結晶質半導体層３０Ｂにｎ型不純物ｎ３はドーピングされない。
【００５１】
次に、フォトレジスト７２を除去する。
【００５２】
次に、図３（ｄ）に示すように、結晶質半導体層３０Ｂにｐ型不純物ｐ３をドーピングする。ｐ型不純物ｐ３のドーピングによって、ソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））が形成される。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ゲート電極５１に対し自己整合的に形成される。
【００５３】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層（ゲート絶縁層）２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３および電極５４を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３および電極５４上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４は引き出し電極であり、例えばソースメタル層に接続される。なお、電極５４を形成しなくてもよい場合もある。
【００５４】
次に、ＴＦＴ１０Ｃの製造方法を説明する。
【００５５】
図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｃ上に形成した後、チャネル領域３３Ｃとなる領域以外を覆うように形成されたフォトレジスト７１ｃをマスクとして、ｐ型不純物ｐ１をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ｃが形成される。その後フォトレジスト７１ｃを除去する。
【００５６】
次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｃの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｃを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。
【００５７】
次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００５８】
次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２を結晶質半導体層３０Ｃにドーピングする。
【００５９】
次に、図３（ｃ）に示すように、結晶質半導体層３０Ｃの第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃとなる領域上にフォトレジスト７３を形成する。その後、ｎ型不純物ｎ３を結晶質半導体層３０Ｃにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ｃおよびドレイン領域３５Ｃ（高濃度領域（ｎ+領域））が形成される。また、フォトレジスト７３で覆われた結晶質半導体層３０Ｃに第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃが形成される。
【００６０】
次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７５を少なくとも結晶質半導体層３０Ｃの全面が覆われるように形成する。その後、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ+領域））を形成するためにｐ型不純物ｐ３がドーピングされる。しかしながら、結晶質半導体層３０Ｃの全面がフォトレジスト７５に覆われているので、結晶質半導体層３０Ｃに、ｐ型不純物ｐ３はドーピングされない。
【００６１】
次に、フォトレジスト７５を除去する。
【００６２】
次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ2）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。
【００６３】
このように半導体装置を製造することにより、ＧＯＬＤ構造を有するＴＦＴ１０Ａが得られ、ＴＦＴ１０ＢおよびＴＦＴ１０Ｃと共にモノリシックに製造し得る。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、自己整合的に形成されるので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成するための不純物（例えばリン（Ｐ））ｎ２のドーピングにフォトマスクは必要ない。不純物（例えばリン（Ｐ））ｎ１をドーピングした後に非晶質半導体層３０ａ（ｎ型非晶質半導体層３０ａ’）を結晶化させるので第１および第２低濃度領域３１Ａおよび３２Ａの結晶性が高く、欠陥準位が少なくなるのでＴＦＴオフ時のリーク電流を低減させることができる。
【産業上の利用可能性】
【００６４】
本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成された回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
【符号の説明】
【００６５】
１０Ａ、１０Ｂ、１０Ｃ ＴＦＴ
１１ 絶縁基板
２１、２２、２３、２４ 絶縁層
３０ａ 非晶質半導体層
３０Ａ、３０Ｂ、３０Ｃ 結晶質半導体層
３３Ａ、３３Ｂ、３３Ｃ チャネル領域
３４Ａ、３４Ｂ、３４Ｃ ソース領域
３５Ａ、３５Ｂ、３５Ｃ ドレイン領域
５１ ゲート電極
５２ ソース電極
５３ ドレイン電極
５４ 電極
７１ａ、７１ｂ、７１ｃ、７２、７３、７４、７５ フォトレジスト
１００ ＴＦＴ基板
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、
前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、
前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、
前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、
前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている、半導体装置。
【請求項２】
前記第１不純物は、ｎ型不純物である請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
請求項１から３のいずれかに記載の半導体装置を有する表示装置。
【請求項５】
請求項１から３のいずれかに記載の半導体装置の製造方法であって、
前記絶縁基板上に非晶質半導体層を形成する工程ａと、
第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、
前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、
前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する、半導体装置の製造方法。
【請求項１】
絶縁基板と、
前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、
前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、
前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、
前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、
前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている、半導体装置。
【請求項２】
前記第１不純物は、ｎ型不純物である請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
請求項１から３のいずれかに記載の半導体装置を有する表示装置。
【請求項５】
請求項１から３のいずれかに記載の半導体装置の製造方法であって、
前記絶縁基板上に非晶質半導体層を形成する工程ａと、
第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、
前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、
前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１８７５００（Ｐ２０１１−１８７５００Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−４８２２６（Ｐ２０１０−４８２２６）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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