【課題】 動作マージンを確保しつつ、微細化を可能とするＳＲＡＭセルを提供する。
【解決手段】
ＳＲＡＭセルが、それぞれ、ＮＭＯＳドライバとＰＭＯＳロードとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第１、第２のビット線と、第１、第２のインバータの内部ノードと第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの第１のｎ型ソース／ドレイン領域が第１、第２のインバータの内部ノードに接続され、２つの第２のｎ型ソース／ドレイン領域が第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、を有する。 （もっと読む）

【課題】半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術の提供。
【解決手段】半導体装置は、半導体領域１Ａ内に設けられる第１及び第２の拡散層２Ａ，２Ｂと、拡散層２Ａ，２Ｂ間に設けられる第３の拡散層２Ｃと、第１の拡散層２Ａの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜３Ａ上に設けられる第１のゲート電極４Ａと、第２の拡散層２Ｂの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜上に設けられる第２のゲート電極４Ｂと、ゲート電極４Ａ，４Ｂの側面上に設けられる第１及び第２の側壁絶縁膜１２Ａ，１２Ｂとを具備し、第１及び第２のゲート電極４Ａ，４Ｂは、側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分を有し、第３の拡散層２Ｃの周囲は、ゲート電極４Ａ，４Ｂによって取り囲まれている。 （もっと読む）

【課題】異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成する。
【解決手段】ハードマスク７１〜７３を用いて半導体基板２をエッチングし、ハードマスク７１〜７３の側面にサイドウォール絶縁膜３８を形成し、ハードマスク７１，７２の側面に形成されたサイドウォール絶縁膜３８を選択的に除去し、ハードマスク７１〜７３とサイドウォール絶縁膜３８を用いて半導体基板２をさらにエッチングし、ハードマスク７１〜７３に覆われていた半導体基板２の一部にそれぞれゲートトレンチ１２，２２，３２を同時に形成する工程と、ゲートトレンチ１２，２２，３２の内部にゲート電極１３，２３，３３を形成する工程と備える。これにより、フィン状領域２１ｆ，３１ｆの高さが異なる複数のリセスチャネル型トランジスタを同時に形成することができる。 （もっと読む）

【課題】周辺回路部のＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにするＮＡＮＤ型フラッシュメモリの半導体装置と製造方法を提供する。
【解決手段】ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面を、ＥＢ加工により、セル領域１０４のＳＴＩ４０４の上面と同時にエッチングする。こうして、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面の高さはそのままに、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面のみを、第１の電極膜１２の上面の高さよりも下げる。上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】同一の半導体基板上に数種類のトランジスタを簡易なプロセスによって形成する半導体装置の製造方法の提供。
【解決手段】ＬＤＭＯＳ領域１００とオフセットドレインＭＯＳ領域２００とに、同時に、第２導電型の第１ウェル３０を形成する工程と、ＬＤＭＯＳ領域１００の第１ウェル３０と、ＣＭＯＳ領域１００とに、同時に、第１導電型の第２ウェル３２を形成する工程と、ＣＭＯＳ領域３００に、第２導電型の第２ウェル３４を形成する工程と、オフセットドレインＭＯＳ領域２００に第１導電型のオフセット層２２を形成する工程とを含み、第１ウェル３０は、第２ウェル３２，３４よりも深いウェルであり、第２ウェル３２，３４は、高エネルギーイオン注入法によって形成されたレトログレードウェルである、半導体装置の製造方法。 （もっと読む）

【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 （もっと読む）

【課題】印加電圧に対して従来よりも高い耐性を有し、小型化に優れ、被保護素子を保護する半導体装置を提供する。
【解決手段】半導体装置は、被保護素子に接続され、ソース層とドレイン層との間を放電経路として被保護素子を保護する半導体装置であって、絶縁膜２０上に設けられた半導体層３０と、半導体層内に形成され、第１の方向に延伸するソース層Ｓと、半導体層内に形成され、ソース層に沿って延伸するドレイン層Ｄと、ソース層とドレイン層との間の半導体層において第１の方向に延伸するように設けられた複数のボディ領域Ｂと、複数のボディ領域を接続するボディ接続部ＢＣＰとを備え、ボディ接続部から比較的離れた位置におけるソース層とドレイン層との間の第１の間隔は、ボディ接続部の比較的近傍におけるソース層とドレイン層との間の第２の間隔よりも大きい。 （もっと読む）

【課題】ホットキャリア劣化による素子性能の低下を低減すること。
【解決手段】メイン−ｎＭＯＳ５２を含む第１回路部分Ｃ１及びメイン−ｐＭＯＳ５４を含む第２回路部分Ｃ２の双方又はいずれか一方を備えており、第１回路部分は、メイン−ｎＭＯＳと電気的に並列に接続されていて、メイン−ｎＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｎＭＯＳ１４を備えており、第２回路部分は、メイン−ｐＭＯＳと電気的に並列に接続されていて、メイン−ｐＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｐＭＯＳ１８を備えている。 （もっと読む）

【課題】 サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させる。
【解決手段】 第１の外部電位に接続される第１パッドＴＥ２と第２の外部電位に接続される第２パッドとの間に形成されているとともに第１パッドＴＥ２に入力するサージから内部回路を保護するnMOS保護回路１ｇを備えている。nMOS保護回路１ｇはp型（第２導電型）ウェル４内に互いに離間して形成されているトランジスタ形成部１０とp⁺型ウェルタップ領域３０を備えている。トランジスタ形成部１０を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部１０の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高い。 （もっと読む）

【課題】高性能な半導体素子を形成することを可能とする半導体基板および半導体装置の作製方法を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定する。次いで、モニタ基板の複数の領域に対して互いに異なるエネルギー密度条件でレーザ光を照射し、レーザ光を照射後の単結晶半導体層のそれぞれの領域の炭素濃度及び水素濃度の深さ方向の濃度分布を測定し、炭素濃度が極大を有し、且つ水素濃度がショルダーピークを有するレーザ光の照射強度を最適なレーザ光の照射強度とする。モニタ基板を用いて検出した最適のエネルギー密度で、単結晶半導体層にレーザ光を照射し、半導体基板を作製する。 （もっと読む）

【課題】ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
【解決手段】複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ_１(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが、Ｎ＞３１×σ_１^-1なる式（１）の関係を満たすことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】装置作成の自由度が高い半導体装置の製造方法及び電気光学装置の製造方法を提
供する。
【解決手段】基板１０１上の所定領域に段差膜１０３を形成する工程と、段差膜１０３の
上面１０３ａ及び側壁１０３ｂを覆うように半導体薄膜１０４を形成する工程と、側壁１
０３ｂを覆うように形成された半導体薄膜１０４ａを残して、上面１０３ａを覆うように
形成された半導体薄膜１０４を除去する工程と、段差膜１０４を除去する工程と、側壁１
０３ｂを覆うように形成された半導体薄膜１０４ａをチャネルとするフィン型トランジス
タ１０８を形成する工程と、を備える。 （もっと読む）

【課題】改善された性能および安定を備えたＳＲＡＭビットセルを製造できるスタティックランダムアクセスメモリの製造方法を提供する。
【解決手段】それぞれ２個のパスゲートトランジスタ３０２、プルダウントランジスタ３０４、及びプルアップトランジスタ３０６を有するＳＲＡＭビットセル３００が形成され、シリコン窒化膜３０８が全面に堆積され、その後、プルダウントランジスタ３０４上にシリコン窒化膜３０８が形成され、その後、高温アニール処理が行われることにより、シリコン窒化膜３０８によってカバーされた領域が再結晶化され、歪が導入され、その後、シリコン窒化膜３０８が除去される。 （もっと読む）

【課題】 切り替え動作が速く、高い耐圧特性を持った半導体装置を提供する。
【解決方法】 半導体装置２には、同一の半導体基板４に縦型半導体素子領域６と横型半導体素子領域８が形成されている。横型半導体素子８０では下部領域３８に電流が流れないため、下部領域３８を通して電流が流れる縦型半導体素子６０と干渉しあわない。独立して動作する縦型半導体素子６０と横型半導体素子８０を混在して形成することができ、横型半導体素子８０を用いて縦型半導体素子６０の切り換え動作を速くすることができる。半導体装置２では、縦型半導体素子領域６に第１トレンチ２４を形成し、横型半導体素子領域８に第２トレンチ５４を形成する。トレンチ２４、５４を形成することによって高耐圧化できる効果を半導体装置の全域に亘って実現することができる。 （もっと読む）

【課題】複数のＭＯＳＦＥＴにおけるトランジスタ特性変動を抑制すること。
【解決手段】半導体基板１に形成される第１のｐ型活性領域４と、半導体基板１に形成される第２のｐ型活性領域６と、半導体基板１に形成される第１のｎ型活性領域８と、半導体基板１に形成される第２のｎ型活性領域１０と、第１のｐ型活性領域４の上方に形成されて第１の幅を有する第１導電パターン１１ｇと、第２のｐ型活性領域６の上方に形成されて第１の幅より大きい第２の幅を有する第２導電パターン１２ｇと、第１のｎ型活性領域８の上方に形成されて第３の幅を有する第３導電パターン１３ｇと、第２のｎ型活性領域１０の上方に形成されて第３の幅以下の第４の幅を有する第４導電パターン１４ｇとを有する。 （もっと読む）

【課題】ソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。 （もっと読む）

【課題】ゲート電極の低抵抗化を図ることができるとともに、ゲート電極の表面に大きな凹みが形成されるのを防止することができる構造の半導体装置およびその製造方法を提供する。
【解決手段】酸化膜２０上に、第１トレンチ６内に空間２２が残り、かつ、第２トレンチ７を埋め尽くすような厚さのドープドポリシリコン層２１が形成される。次いで、ドープドポリシリコン層２１上に、空間２２を埋め尽くすような厚さのノンドープポリシリコン層２３が形成される。その後、エッチバックにより、ドープドポリシリコン層２１およびノンドープポリシリコン層２３における第１トレンチ６および第２トレンチ７外の部分が除去される。 （もっと読む）

【課題】ＣＭＯＳ装置において、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの大きさを平衡させる。
【解決手段】 シリコン基板の（１００）面上に他の結晶面を有する構造を形成し、かかる構造上にマイクロ波プラズマ処理により、高品質なゲート絶縁膜を形成し、その上にゲート電極を形成する。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのキャリア移動度が平衡するように、前記構造の寸法・形状を設定する。 （もっと読む）

【課題】長時間拡散に伴うチップサイズを大きくすることやフライホイーリングダイオードを内蔵させることなく、かつＩＧＢＴ部がオンからオフに移る際にコレクタ側を負電圧とする方向のサージ電圧が生じても破壊され難い、制御回路を備える半導体装置を提供すること。
【解決手段】ＩＧＢＴ部２０と、ＩＧＢＴ部２０の異常状態を検知する制御回路２１を備え、前記ＩＧＢＴ部２０のｐコレクタ領域５側のｐｎ接合界面には、バッテリ電圧より高いｐｎ接合耐圧を有するように設定されるｎ型バッファ領域４６を選択的に形成する構成を備える半導体装置とする。 （もっと読む）