半導体装置
【課題】 動作マージンを確保しつつ、微細化を可能とするＳＲＡＭセルを提供する。
【解決手段】
ＳＲＡＭセルが、それぞれ、ＮＭＯＳドライバとＰＭＯＳロードとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第１、第２のビット線と、第１、第２のインバータの内部ノードと第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの第１のｎ型ソース／ドレイン領域が第１、第２のインバータの内部ノードに接続され、２つの第２のｎ型ソース／ドレイン領域が第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、を有する。
【解決手段】
ＳＲＡＭセルが、それぞれ、ＮＭＯＳドライバとＰＭＯＳロードとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第１、第２のビット線と、第１、第２のインバータの内部ノードと第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの第１のｎ型ソース／ドレイン領域が第１、第２のインバータの内部ノードに接続され、２つの第２のｎ型ソース／ドレイン領域が第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上に応力絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、その構成要素であるＭＯＳトランジスタをスケーリング則に従って微細化してきた。微細化されたＭＯＳトランジスタの動作速度は向上する。微細化とともに、集積度も増大できる。半導体中の電荷キャリアの移動度は、応力の影響も受けることが知られている。
【０００３】
特開２００３−８６７０８号は、（００１）Ｓｉ面上に形成したチャネル方向＜１１０＞のＭＯＳＦＥＴにおいて、ＮＭＯＳのドレイン電流は、チャネル方向、および直交方向の引張応力と共に増大し、ＰＭＯＳのドレイン電流は、チャネルに直交する方向の引張応力と共に増大し、チャネルに平行な方向の引張応力と共に減少したと報告する。チャネル長方向の応力の効果は、チャネルに直交する方向の応力の効果より大きい。
【０００４】
特開２００６−１３３２２号は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにおける、ゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向の応力とドレイン電流との関係を記載する。ＮＭＯＳＦＥＴの駆動能力は、ゲート長方向の引張応力、ゲート幅方向の引張応力で向上する。ＰＭＯＳＦＥＴの駆動能力は、ゲート長方向の圧縮応力、ゲート幅方向の引張応力で向上する。
【０００５】
半導体装置の製造工程においては、通常ＭＯＳトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張応力を示す窒化シリコン膜が用いられる。圧縮応力を有する窒化シリコン膜も知られている。
【０００６】
特開２００３−８６７０８号は、ＮＭＯＳＦＥＴは引張応力を有する膜で覆い、ＰＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案する。ＮＭＯＳＦＥＴ領域には引張応力を付与し、ＰＭＯＳＦＥＴ領域には圧縮応力を付与することにより、ＣＭＯＳＦＥＴの特性は向上する。
【０００７】
ＳＲＡＭメモリセルは、それぞれＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタの直列接続で形成される２つのインバータを相互接続したフリップフロップと、フリップフロップの内部ノードに接続された２つのＮＭＯＳトランスファトランジスタの６トランジスタで構成される。
【０００８】
特開２００７−１０９９７３号は、ＳＲＡＭにおいて、ＮＭＯＳトランスファトランジスタを圧縮応力膜と引張応力膜の積層や圧縮応力膜で覆ったり、ＰＭＯＳロードトランジスタを引張応力膜で覆ったり、ＮＭＯＳドライバトランジスタを圧縮応力膜と引張応力膜の積層で覆ったりすることで、ＭＯＳトランジスタの能力を低下させ、他のトランジスタの駆動力との調整を図ることを提案する。
【０００９】
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】特開２００６−１３３２２号公報
【特許文献３】特開２００７−１０９９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
電流方向によって、望ましい特性が異なるトランジスタがある。
【００１１】
本発明の目的は、電流方向によって特性の変化するトランジスタを含む半導体装置を提供することである。
【００１２】
本発明の他の目的は、動作マージンを確保しつつ、微細化を容易にするＳＲＡＭセルを含む半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の１観点によれば、
半導体基板と、
前記半導体基板表面部に形成され、１つのＭＯＳトランジスタ用活性領域を画定する素子分離領域と、
前記ＭＯＳトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記ＭＯＳトランジスタ用活性領域に形成された第１、第２のソース／ドレイン領域と、
前記第１のソース／ドレイン領域を覆って形成された引張応力膜と、
前記第２のソース／ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置
が提供される。
【００１４】
本発明の他の観点によれば、
それぞれ、ＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第１、第２のビット線と、
前記第１、第２のインバータの内部ノードと前記第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの前記第１のｎ型ソース／ドレイン領域が前記第１、第２のインバータの内部ノードに接続され、２つの前記第２のｎ型ソース／ドレイン領域が前記第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、
前記第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、
前記第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、
を有するＳＲＡＭセルを含む半導体装置
が提供される。
【発明の効果】
【００１５】
ゲート電極の両側に異なる応力膜を備えることにより、電流方向によって特性の変化するＭＯＳトランジスタが実現できる。
【００１６】
ＳＲＡＭセルのトランスファトランジスタが、読出し／保持時と、書込み時とで異なる特性を示す。動作マージンを増加することが可能となり、微細化を可能とする。
【発明を実施するための最良の形態】
【００１７】
まず、ＳＲＡＭセルにつき検討する。
【００１８】
図１Ａ，１Ｂは、ＳＲＡＭセルの読み出し（Ｒｅａｄ）／保持（Ｈｏｌｄ）状態、および書込み（Ｗｒｉｔｅ）状態を示す回路図である。電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に、ＮＭＯＳドライバトランジスタＤｒ１とＰＭＯＳロードトランジスタＬｏ１が直列列接続された第１のインバータを接続する。同様、ＮＭＯＳドライバトランジスタＤｒ２とＰＭＯＳロードトランジスタＬｏ２がＶｄｄ，Ｖｓｓ間に直列列接続され、第２のインバータを構成する。
【００１９】
第１のインバータの出力を供給する内部ノードが第２のインバータの入力に接続され、第２のインバータの出力を供給する内部ノードが第１のインバータの入力に接続され、２つのインバータの相互接続によるフリップフロップを構成する。第１の内部ノードと第１のビットラインＢＬ１との間に第１のＮＭＯＳトランスファトランジスタＴｒ１が接続され、第２の内部ノードと第２のビットラインＢＬ２との間に第２のＮＭＯＳトランスファトランジスタＴｒ２が接続されている。第１のビットラインＢＬ１に正論理の信号が供給され、第２のビットラインＢＬ２に負論理の信号が供給され、相補的動作を行う。
【００２０】
図１Ａにおいて、第１の内部ノードがハイＨｉｇｈであり、第１のビット線ＢＬ１をハイＨｉｇｈとして記憶情報を読み出すとする。電子流が接地電圧Ｖｓｓから第１のＮＭＯＳドライバトランジスタＤｒ１を通り、第１のＮＭＯＳトランスファトランジスタＴｒ１を通って第１のビット線ＢＬ１に流れる。ビット線ＢＬ１の高電圧Ｈｉｇｈによって、内部ノードのローＬｏｗの記憶情報を誤って書き換えないためには、第１のドライバトランジスタＤｒ１の駆動能力が、第１のトランスファトランジスタＴｒ１の駆動能力より高い、Ｉｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）であることが望ましい。
【００２１】
図１Ｂにおいて、第１の内部ノードがＨｉｇｈである時、第１のビット線ＢＬ１の電圧をローＬｏｗにして第１の内部ノードにローＬｏｗに書き込むとする。電子流は、ローＬｏｗの第１のビット線ＢＬ１から第１のトランスファトランジスタＴｒ１を通り、第１の内部ノードに流れる。電源電圧Ｖｄｄから低抵抗状態の第１のロードトランジスタＬｏ１を通って、正孔電流が流れる。第１の内部ノードを確実に書き換えるには、第１のトランスファトランジスタＴｒ１の駆動能力が第１のロードトランジスタＬｏ１の駆動能力より高い、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）であることが望ましい。
【００２２】
図２は、ＳＲＡＭセルのレイアウト例を示す半導体基板の平面図である。ユニットセルＵＣが１ビット分のＳＲＡＭセルである。上下左右には鏡面対称なユニットセルが配置される。シャロートレンチアイソレーションＳＴＩによる素子分離領域が左右に縦方向に連続するＮＭＯＳ用活性領域、中央に２つの縦長のＰＭＯＳ用活性領域を画定している。ユニットセル内のＮＭＯＳ用活性領域は両端に接地電圧コンタクトＶｓｓＣ，ビットラインコンタクトＢＬＣが設けられ、中間にノードコンタクトＮＣが設けられている。ノードコンタクトＮＣとビットラインコンタクトＢＬＣとの間のトランスファトランジスタ用活性領域は、ノードコンタクトＮＣと接地電圧コンタクトＶｓｓＣとの間のドライバトランジスタ用活性領域より幅が狭くされている。ドライバトランジスタの駆動能力がトランスファトランジスタの駆動能力より大きくなる。
【００２３】
中央の２つのＰＭＯＳ用活性領域は、両端に電源電圧コンタクトＶｄｄＣ，入力コンタクトＩＣが設けられたロードトランジスタＬｏ用であり、トランスファトランジスタ用活性領域よりさらに幅が狭くされている。ロードトランジスタの駆動能力をトランスファトランジスタの駆動能力より小さくする。各トランジスタ用活性領域を横断してゲート電極が配置され、ドライバトランジスタＤｒ，トランスファトランジスタＴｒ，ロードトランジスタＬｏが形成されている。ＮＭＯＳ用活性領域を覆って引張応力膜ＴＳＦが配置され、ＰＭＯＳ用活性領域を覆って圧縮応力膜ＣＳＦが配置されている。これらの応力膜は、各トランジスタの駆動能力を向上する。
【００２４】
チャネル幅が、ドライバトランジスタ＞トランスファトランジスタ＞ロードトランジスタと設定されているので、駆動能力に差が生じる。３種類のトランジスタは、上述のＩｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件を満たすように設定される。
【００２５】
図３は、ＳＲＡＭの動作マージンを示すグラフである。Ｗｒｉｔｅ ｌｉｍｉｔが書き込み動作時のライトマージンを示し、ＳＮＭがリード（ホールド）動作時のスタティックノイズマージンを示す。リソグラフィのルールの減少と共に、両マージンの両立できる領域は狭くなってきている。ＳＲＡＭをさらに微細化しても、マージンを確保することが望まれる。
【００２６】
本発明者は、ＭＯＳトランジスタのゲート電極両側で応力膜の種類を変え、非対称的な特性を実現することを考えた。通常のＭＯＳトランジスタは、電流の向きに拘わらず、一定の特性を示す。トランスファトランジスタＴｒは、ビット線側をソースとする時は駆動能力が高く、内部ノード側をソースとする時は駆動能力が低ければ、ＳＲＡＭにとって好ましい特性となる。即ち、電流の向きによって、駆動能力（シリーズ抵抗）が代わる非対称な特性を有するトランジスタを実現できれば、ＳＲＡＭのトランスファトランジスタ等の一定の用途には好都合となる。
【００２７】
図４Ａは、非対称的な特性を実現するＭＯＳトランジスタの構成を概略的に示す断面図である。シリコン基板上にゲート絶縁膜／多結晶シリコン膜／シリサイド膜の積層による絶縁ゲート電極Ｇが形成され、その側壁上にはサイドウォールＳＷが形成されている。ゲート電極Ｇを境界として、左側には圧縮応力膜ＣＳＦが堆積され、右側には引張応力膜ＴＳＦが堆積されている。圧縮応力膜ＣＳＦの厚さは例えば８０ｎｍであり、圧縮応力は例えば２．５ＧＰａである。引張応力膜ＴＳＦの厚さは例えば８０ｎｍであり、引張応力は例えば１．７ＧＰａである。図中、横軸の１目盛りは５０ｎｍを示し、縦軸の１目盛りは４０ｎｍを示す。このＮＭＯＳトランジスタに対するシミュレーションを行なった。比較例としてＮＭＯＳトランジスタ全体を引張応力膜、圧縮応力膜で覆う場合もシミュレーションした。
【００２８】
図４Ｂは、このような条件で行なったシミュレーションによる結果を示すグラフである。ＮＭＯＳトランジスタ全体を引張応力膜で覆う場合、ＮＭＯＳトランジスタ全体を圧縮応力膜で覆う場合、引張応力膜と圧縮応力膜とで半分づつを覆い、電流方向を反転して、ソース側が引張応力膜である場合とソース側が圧縮応力膜である場合の４例に対して、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化を求めた。
【００２９】
全域を引張応力膜で覆う場合が最もドレイン電流Ｉｄが高く、全域を圧縮応力膜で覆う場合が最もドレイン電流Ｉｄが低い。ゲート電極を境界に両側の応力膜を張り替えた場合は、両者の中間であり、ソース側に引張応力膜を形成した場合が、ソース側に圧縮応力膜を形成した場合よりドレイン電流が高い。電流の向きを反転することにより、オン電流Ｉｏｎを約４０％変えることができることになる。
【００３０】
ＮＭＯＳトランジスタの場合を説明したが、ＰＭＯＳトランジスタにおいても２種類の応力膜をゲート電極を境界にして堆積し、電流方向を反転すれば、ドレイン電流は変化すると考えられる。ソース側に圧縮応力膜を形成した場合のドレイン電流が、ソース側に引っ張り応力膜を形成した場合のドレイン電流より大きくなると考えられる。
【００３１】
以下、実施例によるＳＲＡＭユニットセル構造を説明する。
【００３２】
図５Ａ、５Ｂは、実施例によるＳＲＡＭユニットセル構造の２つのレイアウト例を示す平面図である。
【００３３】
図５Ａに示すように、ＳＲＡＭセルは、シャロートレンチアイソレーションＳＴＩによって画定された２つのＮＭＯＳ用活性領域と、２つのＰＭＯＳ用活性領域とを含む。大まかな配置は、図２の構成と同様である。１ビット分の構成を示すが、上下左右には鏡面対称な構成が配置される。ＮＭＯＳ用活性領域ＮＭＯＳは両端に接地電圧コンタクトＶｓｓＣ，ビットラインコンタクトＢＬＣが設けられ、中間にノードコンタクトＮＣが設けられている。ノードコンタクトＮＣとビットラインコンタクトＢＬＣとの間にゲート電極が配置され、トランスファトランジスタＴｒを構成する。ノードコンタクトＮＣと接地電圧コンタクトＶｓｓＣとの間にもゲート電極が配置され、ドライバトランジスタＤｒを構成する。
【００３４】
図２の構成と異なり、トランスファトランジスタＴｒとドライバトランジスタＤｒは同一のチャネル幅を有する。レイアウトが簡略化でき、高集積化が容易になる。同一のチャネル幅であっても、Ｉｏｎ（Ｄｒ）＞Ｉｏｎ（Ｔｒ）を実現できる。
【００３５】
ＮＭＯＳ用活性領域ＮＭＯＳを覆って、２つのゲート電極中央より上下外側に引張応力膜ＴＳＦが配置され、２つのゲート電極中央より内側にＰＭＯＳ領域の圧縮応力膜から連続する圧縮応力膜ＣＳＦが配置されている。
【００３６】
トランスファトランジスタＴｒは、図１Ａ，１Ｂを参照して説明したように、読出し時にはノードコンタクトＮＣ側がソースとなり、書込み時にはビットラインコンタクトＢＬＣ側がソースとなる。トランスファトランジスタＴｒのノードコンタクトＮＣ側は圧縮応力膜に覆われているので、読出し時にはトランスファトランジスタの駆動能力は低くなる。トランスファトランジスタのビットラインコンタクトＢＬＣ側は引張応力膜に覆われているので、書込み時にはトランスファトランジスタＴｒの駆動能力は高くなる。
【００３７】
ドライバトランジスタＤｒは、接地電圧コンタクトＶｓｓＣがソースであり、ノードコンタクト側がドレインである。全体を引張応力膜で覆う方が駆動能力は高くなるが、トランスファトランジスタ上の圧縮応力膜のレイアウトを容易にするため、２つのゲート電極間を圧縮応力膜で覆っている。ドレイン側の圧縮応力膜の影響は相対的に小さい。ソース側に引張応力膜が配置されているので、駆動能力を向上している。
【００３８】
中央の２つのＰＭＯＳ用活性領域ＰＭＯＳはロードトランジスタＬｏ用であり、ＮＭＯＳ用活性領域ＮＭＯＳより幅が狭くされている。ＰＭＯＳ用活性領域ＰＭＯＳを覆って圧縮応力膜ＣＳＦが配置されている。圧縮応力膜は、ＰＭＯＳトランジスタの駆動能力を向上する。ロードトランジスタのレイアウトおよび構成は、図２の場合と同様である。
【００３９】
このような構成により、読出し時にはＩｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）の条件を容易に実現できる。書込み時には、トランスファトランジスタＴｒの電流方向が反転する。トランスファトランジスタＴｒの駆動能力が増大し、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件を容易に実現できる。
【００４０】
なお、トランスファトランジスタＴｒとロードトランジスタＬｏのバランスは、チャネル幅以外でも行える。
【００４１】
図５ＢはロードトランジスタＬｏを覆って、引張応力膜ＴＳＦを形成する場合を示す。ビット線コンタクトＢＬＣ，接地電圧コンタクトＶｓｓＣを覆う引張応力膜とロードトランジスタＬｏを覆う引張応力膜を連続して形成する。なお、上下左右のＳＲＡＭセルを含めて考えると、引張応力膜ＴＳＦがＮＭＯＳ活性領域ＮＭＯＳのノードコンタクトＮＣを挟む２つのゲート電極間を除く領域に配置され、島状にＮＭＯＳ活性領域ＮＭＯＳのノードコンタクトＮＣを覆う圧縮応力膜が配置されることになる。ＰＭＯＳトランジスタのロードトランジスタＬｏは引張応力膜で覆われるので、駆動能力が抑制され、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件をさらに容易に実現できる。
【００４２】
図６Ａ−６Ｌ，図７Ａ−７Ｃを参照して、上述のようなＳＲＡＭ回路を有する半導体装置の製造方法を説明する。
【００４３】
図６Ａに示すように、半導体装置は記憶回路部ＳＲＡＭと論理回路部ＬＯＧＩＣを含む。論理回路部は、通常のＣＭＯＳ構成を有する。以下、主に論理回路のＣＭＯＳトランジスタを例にとって説明し、必要に応じて記憶回路のトランジスタについて説明する。
【００４４】
図６Ｂは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極をパターニングし、エクステンション領域を形成した状態を示す。ＳＴＩによる素子分離領域１４は、窒化シリコン膜などのハードマスクによって活性領域を覆い、シリコン基板に素子分離溝をエッチングし、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）による酸化シリコン膜１４で素子分離溝を埋め込んで形成する。レジストマスクによってＮＭＯＳ活性領域、ＰＭＯＳ活性領域を選択的に露出し、ｐ型不純物、ｎ型不純物を選択的にイオン注入してｐ型ウェルＰＷ、ｎ型ウェルＮＷを形成する。
【００４５】
活性領域表面を熱酸化して、活性領域表面に例えば厚さ１．２ｎｍ−２．０ｎｍ程度の酸化シリコン膜を含むゲート絶縁膜１５を形成する。酸化シリコン膜に窒素を導入してもよい。ゲート絶縁膜１５の上に厚さ８０ｎｍ−１２０ｎｍの多結晶シリコン層１６を堆積し、レジストパターンを用いて多結晶シリコン層１６をパターニングして、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタそれぞれの絶縁ゲート電極を形成する。ＳＲＡＭ回路におけるゲート長は３０ｎｍ−８０ｎｍ、ゲート幅は６０ｎｍ−１５０ｎｍである。論理回路におけるゲート幅は１００ｎｍ以上になる。
【００４６】
ｐ型ウェルＰＷに対して、ｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域２１ｎを形成する。例えばＡｓを加速エネルギ２ｋｅＶ、ドーズ量５×１０１４でイオン注入する。ｎ型ウェルＮＷに対して、ｐ型不純物を浅くイオン注入し、ｐ型エクステンション領域２１ｐを形成する。例えばＢを加速エネルギ１ｋｅＶ、ドーズ量４×１０１４でイオン注入する。エクステンション領域を取り囲む逆導電型のポケット領域を斜めイオン注入で形成してもよい。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域を得る。
【００４７】
図６Ｃに示すように、基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域において、絶縁ゲート電極側壁にサイドウォールＳＷを形成する。サイドウォールＳＷの幅は、例えば７０ｎｍである。
【００４８】
ｐ型ウェル領域ＰＷに対して、ｎ型不純物を深く注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。例えば、ｎ型不純物としてＰを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５でイオン注入する。ｎ型ウェル領域ＮＷに対して、ｐ型不純物を深く注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。例えば、ｐ型不純物としてＢを加速エネルギ６ｋｅＶ、ドーズ量４×１０１５でイオン注入する。注入したイオンを活性化して、深さ約７０ｎｍ−８０ｎｍのソース／ドレイン拡散層２２を得る。なお、エクステンション領域とソース／ドレイン拡散層を併せて、ソース／ドレイン領域と呼ぶことがある。
【００４９】
シリコン基板上にニッケル等の金属層を堆積し、シリサイド反応を行わせることによって、露出しているシリコン表面にシリサイド領域ＳＬを形成する。例えば、厚さ２０ｎｍ−２５ｎｍのニッケルシリサイド層ＳＬを形成する。
【００５０】
図６Ｄに示すように、基板上に厚さ約１０ｎｍの酸化シリコン膜１７を堆積し、その上に引張応力を有する窒化シリコン膜１８を厚さ約６０ｎｍ堆積する。酸化シリコン膜１７は基板表面を保護する機能を有する。酸化シリコン膜１７の成膜方法は、窒化シリコン膜の成膜方法に合わせることができる。例えば、ＳｉＨ４とＯ２の混合ガスを用い、基板温度を４００℃前後としたプラズマＣＶＤである。
【００５１】
窒化シリコン膜１８は、例えば、シラン系ガス（ＳｉＨ４，ＳｉＨ２Ｃｌ２，Ｓｉ２Ｈ６，Ｓｉ２Ｈ４等）にアンモニアガスを混合したガスをソースガスとして用いた平行平板型プラズマＣＶＤで形成する。なお、キャリアガスとして窒素Ｎ２，アルゴンＡｒ，ヘリウムＨｅ等、又はこれらの混合ガスを用いる。プラズマＣＶＤの条件は例えば以下の通りである。
・シラン系ガス流量 ５〜５０ｓｃｃｍ、
・アンモニアガス流量 ５００〜１００００ｓｃｃｍ、
・キャリアガス流量 ５００〜１００００ｓｃｃｍ、
・成膜時の圧力 ０．１〜４００Ｔｏｒｒ，
・成膜温度 ２００〜４５０℃
窒化シリコン膜を堆積した後、シリコン基板をＣＶＤ装置から出し、真空チャンバに移す。真空チャンバ内に窒素、アルゴン、ヘリウム等のガスを混合したガスを導入し、シリコン基板上の窒化シリコン膜１８に高圧水銀ランプなどのＵＶランプから紫外線（ＵＶ）を照射する。例えば以下の条件とする。
・チャンバ内圧力 ０．１〜４００Ｔｏｒｒ、
・ＵＶランプ強度 ５０〜１０００ｍＷ／ｃｍ２、
・ＵＶランプの輻射温度 ２００〜５００℃、
・ＵＶ照射時間 １〜３０分。
このような条件で窒化シリコン膜に紫外線を照射することにより、窒化シリコン膜が収縮し、１５００〜２０００ＭＰａ程度の引張応力を有する応力膜となる。
【００５２】
なお、引張応力を有する窒化シリコン膜の成膜方法はこれに限るものではない。例えば、引張応力窒化シリコン膜１８の堆積方法を熱ＣＶＤとし、堆積条件を、シリコンソースとしてジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４），ジシラン（Ｓｉ２Ｈ６），トリシラン（Ｓｉ３Ｈ８）のいずれかを流量５ｓｃｃｍ−５０ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃とすることができる。引張応力は、例えば１．７ＧＰａになる。
【００５３】
図６Ｅに示すように、窒化シリコン膜１８の上に、例えば厚さ約１０ｎｍの酸化シリコン膜１９をプラズマＣＶＤで成膜する。この酸化シリコン膜１９は、窒化シリコン膜１８のエッチストッパとなる膜である。
【００５４】
図６Ｆに示すように、ロジック回路部ではＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するレジストマスクＲＭ１を形成する。
【００５５】
図６Ｇに示すように、記憶回路部ではレジストマスクＲＭ１はトランスファトランジスタＴｒのビット線コンタクト側ソース／ドレイン領域、ドライバトランジスタＤｒの接地電圧コンタクト側ソース／ドレイン領域を覆い、ゲート電極間領域を露出すると共に、ＰＭＯＳロードトランジスタＬｏ領域を露出する。
【００５６】
この状態で、レジストマスクＲＭ１をマスクとして酸化シリコン膜１９、窒化シリコン膜１８を異方性エッチングする。例えば、酸化シリコン膜１９は、Ｃ４Ｆ８／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜１８は、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜１８エッチング時、酸化シリコン膜１７は、基板表面を保護する。その後、レジストマスクＲＭ１は除去する。
【００５７】
図６Ｈに示すように、シリコン基板全面上に炭素が混入された圧縮応力窒化シリコン膜２０を厚さ約６０ｎｍ堆積する。成膜方法は、例えば平行平板方プラズマＣＶＤである。プラズマＣＶＤの条件は、例えば以下の通りである。
・シラン系ガス流量 ５〜５０ｓｃｃｍ、
・アンモニアガス流量 ５００〜１００００ｓｃｃｍ、
・オルガノシラン流量 １０〜５００ｓｃｃｍ、
・キャリアガス流量 ５００〜１００００ｓｃｃｍ、
・成膜時の圧力 ０．１〜４００Ｔｏｒｒ，
・成膜温度 ２００〜４５０℃。
圧縮応力窒化シリコン膜の成膜においては紫外線（ＵＶ）は照射しない。２０００〜３０００ＭＰａ程度の圧縮応力を有する窒化シリコン膜が形成される。なお、圧縮応力膜の成膜条件もこれに限定されない。
【００５８】
図６Ｉ、６Ｊに示すように、フォトリソグラフィ工程を用い、圧縮応力窒化シリコン膜を残す領域を覆うレジストマスクＲＭ２を圧縮応力窒化シリコン膜２０上に形成する。レジストマスクＲＭ２をマスクとし、引張応力窒化シリコン膜１８上に積層した圧縮応力窒化シリコン膜２０を、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。酸化シリコン膜１９がエッチングストッパとして機能する。引張応力膜１８と圧縮応力膜２０は互いに接し、一部重なり合う。その後、レジストマスクＲＭ２は除去する。
【００５９】
図６Ｊに示すように、ＮＭＯＳトランスファトランジスタＴｒは、ゲート電極中央部を境に、ビット線コンタクト側が引張応力膜１８で覆われ、ノードコンタクト側が圧縮応力膜２０で覆われる。従って、ビット線側をソースとした時の駆動能力が大、ノード側をソースとした時の駆動能力が小となる。ドライバトランジスタＤｒは、ゲート電極中央部を境に、トランスファトランジスタ側が圧縮応力膜２０で覆われ、逆側が引張応力膜１８で覆われる。ロードトランジスタＬｏは全域が圧縮応力膜２０で覆われる。
【００６０】
ドライバトランジスタＤｒ，トランスファトランジスタＴｒが接地電圧とビット線間で直列接続された時は、トランスファトランジスタの駆動能力が小であり、ドライバトランジスタの状態が安定化する。ビット線と電源電圧間にトランスファトランジスタＴｒとロードトランジスタとが直列に接続された時は、トランスファトランジスタの駆動能力が大であり、安定に書き込みを行うことができる。
【００６１】
なお、引張応力膜、圧縮応力膜をそれぞれ厚さ約６０ｎｍの窒化シリコン膜で形成する場合を説明したが、窒化シリコン応力膜の厚さは４０ｎｍ〜１００ｎｍの範囲から選択できる。引張応力の窒化シリコン膜を初めに形成し、選択的に除去した後、圧縮応力の窒化シリコン膜を形成する場合を説明したが、順序を逆にしてもよい。
【００６２】
その後、公知技術に従い、層間絶縁膜を形成し、多層配線を形成する。
【００６３】
図６Ｋに示すように、基板上にプラズマＣＶＤで酸化シリコン膜２１を堆積し、必要に応じて化学機械研磨により表面を平坦化して、積層構造の下層層間絶縁膜を形成する。レジストマスクを用いて下層層間絶縁膜を貫通するコンタクトホールをエッチングする。レジストマスクは除去し、コンタクトホール内にＴｉＮ等のバリアメタル膜をスパッタリング等で形成し、残る凹部にブランケットＷ膜を埋め込み、不要部をＣＭＰで除去して導電性プラグＰＬを形成する。
【００６４】
図６Ｌに示すように層間絶縁膜ＩＬ１を形成し、シングルダマシンの第１銅配線Ｍ１を埋め込む。第２層間絶縁膜ＩＬ２を形成し、デュアルダマシン構造の第２銅配線Ｍ２を埋め込む。第３層間絶縁膜ＩＬ３を形成し、デュアルダマシン構造の第３銅配線Ｍ３を埋め込む。
【００６５】
図７Ａ，７Ｂ，７Ｃは、ＳＲＡＭセル部の第１銅配線Ｍ１，第２銅配線Ｍ２，第３銅配線Ｍ３の配線パターンを示す。図７Ａは、第１銅配線のパターンを示し、隠れ線は下方の導電性プラグを、クロスハッチの矩形領域は上方に配置される第２銅配線Ｍ２のコンタクト領域を示す。図７Ｂは、第２銅配線Ｍ２のパターンを示し、隠れ線はビアをしめす。図７Ｃは、第３銅配線のパターンとその下方の第２銅配線のパターンを示す。
【００６６】
なお、半導体装置の公知技術については、例えばＵＳＰ６，９４９，８３０、ＵＳＰ７，２０８，８１２（その全内容を、参照によってここに取り込む）の実施例の項を参照できる。
【００６７】
２つのＮＭＯＳドライバトランジスタ、２つのＰＭＯＳロードトランジスタ、２つのＮＭＯＳトランスファトランジスタで１ビットを構成するＳＲＡＭセルを説明したが、２ポートのＳＲＡＭセルを形成することもできる。
【００６８】
図８Ａ，８Ｂは、２ポートのＳＲＡＭセルのレイアウトの２つの例を示す。図５Ａ，５Ｂのレイアウトに対応する。ＮＭＯＳドライバトランジスタＤｒ１（Ｄｒ２）と、１つのＮＭＯＳトランスファトランジスタＴｒ１Ａ（Ｔｒ２Ａ）とが共通の活性領域に形成され、分離して他の１つのＮＭＯＳトランスファトランジスタＴｒ１Ｂ（Ｔｒ２Ｂ）が形成されている。ＰＭＯＳロードトランジスタＬｏ１（Ｌｏ２）が中央部に配置され、両側それぞれに１つのＮＭＯＳドライバトランジスタ、２つのＮＭＯＳトランスファトランジスタが配置されている。ドライバトランジスタの接地電圧コンタクト側領域、トランスファトランジスタＴｒのビット線コンタクト側領域は引張応力膜ＴＳＦに覆われる。図８Ａにおいては、図５Ａ同様、残りの全領域を覆って十字型パターンで圧縮応力膜ＣＳＦが配置されている。ドライバトランジスタとトランスファトランジスタのノード側領域は圧縮応力膜ＣＳＦで覆われている。ＰＭＯＳロードトランジスタＬｏは圧縮応力膜で覆われている。
【００６９】
図８Ｂにおいては、図５Ｂ同様、ＰＭＯＳロードトランジスタが引張応力膜で覆われている。他の点は図８Ａ同様である。
【００７０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００７１】
【図１】図１Ａ、１Ｂは、ＳＲＡＭセルの読出し／保持時と書込み時との動作を示す回路ダイアグラムである。
【図２】図２は、応力膜を用いたＳＲＡＭセルのレイアウトを示す平面図である。
【図３】図３は、ＳＲＡＭセルの動作マージンを示すグラフである。
【図４】図４Ａ，４Ｂは、実施例による電流方向の反転と共に特性を変化するトランジスタの断面図、図４Ａのトランジスタの特性を、比較例によるトランジスタの特性と共に、示すグラフである。
【図５】図５Ａ，５Ｂは、実施例によるＳＲＡＭセルの２つのレイアウトを示す平面図である。
【図６−１】、
【図６−２】、
【図６−３】、および
【図６−４】図６Ａ−６Ｌは、図５Ａに示すＳＲＡＭセルを含む半導体装置の製造方法の主要工程を示す平面図、および断面図である。
【図７】図７Ａ−７Ｃは、図６Ｌにおける配線層のＳＲＡＭセル部の配線パターンを示す平面図である。
【図８】図８Ａ，８Ｂは、２ポートＳＲＡＭセルのレイアウトを示す平面図である。
【符号の説明】
【００７２】
１１ 半導体基板、
１４ 酸化シリコン膜、
ＴＳＦ 引張応力膜、
ＣＳＦ 圧縮応力膜、
ＰＷ ｐ型ウェル、
ＮＷ ｎ型ウェル、
１５ ゲート絶縁膜、
１６ ゲート電極（多結晶シリコン膜）、
１７ 酸化シリコン膜、
１８ 引張応力窒化シリコン膜、
１９ 酸化シリコン膜、
２０ 圧縮応力窒化シリコン膜、
２１ エクステンション領域、
２２ ソース／ドレイン拡散層、
ＳＷ サイドウォール、
ＳＬ シリサイド領域、
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上に応力絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、その構成要素であるＭＯＳトランジスタをスケーリング則に従って微細化してきた。微細化されたＭＯＳトランジスタの動作速度は向上する。微細化とともに、集積度も増大できる。半導体中の電荷キャリアの移動度は、応力の影響も受けることが知られている。
【０００３】
特開２００３−８６７０８号は、（００１）Ｓｉ面上に形成したチャネル方向＜１１０＞のＭＯＳＦＥＴにおいて、ＮＭＯＳのドレイン電流は、チャネル方向、および直交方向の引張応力と共に増大し、ＰＭＯＳのドレイン電流は、チャネルに直交する方向の引張応力と共に増大し、チャネルに平行な方向の引張応力と共に減少したと報告する。チャネル長方向の応力の効果は、チャネルに直交する方向の応力の効果より大きい。
【０００４】
特開２００６−１３３２２号は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにおける、ゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向の応力とドレイン電流との関係を記載する。ＮＭＯＳＦＥＴの駆動能力は、ゲート長方向の引張応力、ゲート幅方向の引張応力で向上する。ＰＭＯＳＦＥＴの駆動能力は、ゲート長方向の圧縮応力、ゲート幅方向の引張応力で向上する。
【０００５】
半導体装置の製造工程においては、通常ＭＯＳトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張応力を示す窒化シリコン膜が用いられる。圧縮応力を有する窒化シリコン膜も知られている。
【０００６】
特開２００３−８６７０８号は、ＮＭＯＳＦＥＴは引張応力を有する膜で覆い、ＰＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案する。ＮＭＯＳＦＥＴ領域には引張応力を付与し、ＰＭＯＳＦＥＴ領域には圧縮応力を付与することにより、ＣＭＯＳＦＥＴの特性は向上する。
【０００７】
ＳＲＡＭメモリセルは、それぞれＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタの直列接続で形成される２つのインバータを相互接続したフリップフロップと、フリップフロップの内部ノードに接続された２つのＮＭＯＳトランスファトランジスタの６トランジスタで構成される。
【０００８】
特開２００７−１０９９７３号は、ＳＲＡＭにおいて、ＮＭＯＳトランスファトランジスタを圧縮応力膜と引張応力膜の積層や圧縮応力膜で覆ったり、ＰＭＯＳロードトランジスタを引張応力膜で覆ったり、ＮＭＯＳドライバトランジスタを圧縮応力膜と引張応力膜の積層で覆ったりすることで、ＭＯＳトランジスタの能力を低下させ、他のトランジスタの駆動力との調整を図ることを提案する。
【０００９】
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】特開２００６−１３３２２号公報
【特許文献３】特開２００７−１０９９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
電流方向によって、望ましい特性が異なるトランジスタがある。
【００１１】
本発明の目的は、電流方向によって特性の変化するトランジスタを含む半導体装置を提供することである。
【００１２】
本発明の他の目的は、動作マージンを確保しつつ、微細化を容易にするＳＲＡＭセルを含む半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の１観点によれば、
半導体基板と、
前記半導体基板表面部に形成され、１つのＭＯＳトランジスタ用活性領域を画定する素子分離領域と、
前記ＭＯＳトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記ＭＯＳトランジスタ用活性領域に形成された第１、第２のソース／ドレイン領域と、
前記第１のソース／ドレイン領域を覆って形成された引張応力膜と、
前記第２のソース／ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置
が提供される。
【００１４】
本発明の他の観点によれば、
それぞれ、ＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第１、第２のビット線と、
前記第１、第２のインバータの内部ノードと前記第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの前記第１のｎ型ソース／ドレイン領域が前記第１、第２のインバータの内部ノードに接続され、２つの前記第２のｎ型ソース／ドレイン領域が前記第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、
前記第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、
前記第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、
を有するＳＲＡＭセルを含む半導体装置
が提供される。
【発明の効果】
【００１５】
ゲート電極の両側に異なる応力膜を備えることにより、電流方向によって特性の変化するＭＯＳトランジスタが実現できる。
【００１６】
ＳＲＡＭセルのトランスファトランジスタが、読出し／保持時と、書込み時とで異なる特性を示す。動作マージンを増加することが可能となり、微細化を可能とする。
【発明を実施するための最良の形態】
【００１７】
まず、ＳＲＡＭセルにつき検討する。
【００１８】
図１Ａ，１Ｂは、ＳＲＡＭセルの読み出し（Ｒｅａｄ）／保持（Ｈｏｌｄ）状態、および書込み（Ｗｒｉｔｅ）状態を示す回路図である。電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に、ＮＭＯＳドライバトランジスタＤｒ１とＰＭＯＳロードトランジスタＬｏ１が直列列接続された第１のインバータを接続する。同様、ＮＭＯＳドライバトランジスタＤｒ２とＰＭＯＳロードトランジスタＬｏ２がＶｄｄ，Ｖｓｓ間に直列列接続され、第２のインバータを構成する。
【００１９】
第１のインバータの出力を供給する内部ノードが第２のインバータの入力に接続され、第２のインバータの出力を供給する内部ノードが第１のインバータの入力に接続され、２つのインバータの相互接続によるフリップフロップを構成する。第１の内部ノードと第１のビットラインＢＬ１との間に第１のＮＭＯＳトランスファトランジスタＴｒ１が接続され、第２の内部ノードと第２のビットラインＢＬ２との間に第２のＮＭＯＳトランスファトランジスタＴｒ２が接続されている。第１のビットラインＢＬ１に正論理の信号が供給され、第２のビットラインＢＬ２に負論理の信号が供給され、相補的動作を行う。
【００２０】
図１Ａにおいて、第１の内部ノードがハイＨｉｇｈであり、第１のビット線ＢＬ１をハイＨｉｇｈとして記憶情報を読み出すとする。電子流が接地電圧Ｖｓｓから第１のＮＭＯＳドライバトランジスタＤｒ１を通り、第１のＮＭＯＳトランスファトランジスタＴｒ１を通って第１のビット線ＢＬ１に流れる。ビット線ＢＬ１の高電圧Ｈｉｇｈによって、内部ノードのローＬｏｗの記憶情報を誤って書き換えないためには、第１のドライバトランジスタＤｒ１の駆動能力が、第１のトランスファトランジスタＴｒ１の駆動能力より高い、Ｉｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）であることが望ましい。
【００２１】
図１Ｂにおいて、第１の内部ノードがＨｉｇｈである時、第１のビット線ＢＬ１の電圧をローＬｏｗにして第１の内部ノードにローＬｏｗに書き込むとする。電子流は、ローＬｏｗの第１のビット線ＢＬ１から第１のトランスファトランジスタＴｒ１を通り、第１の内部ノードに流れる。電源電圧Ｖｄｄから低抵抗状態の第１のロードトランジスタＬｏ１を通って、正孔電流が流れる。第１の内部ノードを確実に書き換えるには、第１のトランスファトランジスタＴｒ１の駆動能力が第１のロードトランジスタＬｏ１の駆動能力より高い、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）であることが望ましい。
【００２２】
図２は、ＳＲＡＭセルのレイアウト例を示す半導体基板の平面図である。ユニットセルＵＣが１ビット分のＳＲＡＭセルである。上下左右には鏡面対称なユニットセルが配置される。シャロートレンチアイソレーションＳＴＩによる素子分離領域が左右に縦方向に連続するＮＭＯＳ用活性領域、中央に２つの縦長のＰＭＯＳ用活性領域を画定している。ユニットセル内のＮＭＯＳ用活性領域は両端に接地電圧コンタクトＶｓｓＣ，ビットラインコンタクトＢＬＣが設けられ、中間にノードコンタクトＮＣが設けられている。ノードコンタクトＮＣとビットラインコンタクトＢＬＣとの間のトランスファトランジスタ用活性領域は、ノードコンタクトＮＣと接地電圧コンタクトＶｓｓＣとの間のドライバトランジスタ用活性領域より幅が狭くされている。ドライバトランジスタの駆動能力がトランスファトランジスタの駆動能力より大きくなる。
【００２３】
中央の２つのＰＭＯＳ用活性領域は、両端に電源電圧コンタクトＶｄｄＣ，入力コンタクトＩＣが設けられたロードトランジスタＬｏ用であり、トランスファトランジスタ用活性領域よりさらに幅が狭くされている。ロードトランジスタの駆動能力をトランスファトランジスタの駆動能力より小さくする。各トランジスタ用活性領域を横断してゲート電極が配置され、ドライバトランジスタＤｒ，トランスファトランジスタＴｒ，ロードトランジスタＬｏが形成されている。ＮＭＯＳ用活性領域を覆って引張応力膜ＴＳＦが配置され、ＰＭＯＳ用活性領域を覆って圧縮応力膜ＣＳＦが配置されている。これらの応力膜は、各トランジスタの駆動能力を向上する。
【００２４】
チャネル幅が、ドライバトランジスタ＞トランスファトランジスタ＞ロードトランジスタと設定されているので、駆動能力に差が生じる。３種類のトランジスタは、上述のＩｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件を満たすように設定される。
【００２５】
図３は、ＳＲＡＭの動作マージンを示すグラフである。Ｗｒｉｔｅ ｌｉｍｉｔが書き込み動作時のライトマージンを示し、ＳＮＭがリード（ホールド）動作時のスタティックノイズマージンを示す。リソグラフィのルールの減少と共に、両マージンの両立できる領域は狭くなってきている。ＳＲＡＭをさらに微細化しても、マージンを確保することが望まれる。
【００２６】
本発明者は、ＭＯＳトランジスタのゲート電極両側で応力膜の種類を変え、非対称的な特性を実現することを考えた。通常のＭＯＳトランジスタは、電流の向きに拘わらず、一定の特性を示す。トランスファトランジスタＴｒは、ビット線側をソースとする時は駆動能力が高く、内部ノード側をソースとする時は駆動能力が低ければ、ＳＲＡＭにとって好ましい特性となる。即ち、電流の向きによって、駆動能力（シリーズ抵抗）が代わる非対称な特性を有するトランジスタを実現できれば、ＳＲＡＭのトランスファトランジスタ等の一定の用途には好都合となる。
【００２７】
図４Ａは、非対称的な特性を実現するＭＯＳトランジスタの構成を概略的に示す断面図である。シリコン基板上にゲート絶縁膜／多結晶シリコン膜／シリサイド膜の積層による絶縁ゲート電極Ｇが形成され、その側壁上にはサイドウォールＳＷが形成されている。ゲート電極Ｇを境界として、左側には圧縮応力膜ＣＳＦが堆積され、右側には引張応力膜ＴＳＦが堆積されている。圧縮応力膜ＣＳＦの厚さは例えば８０ｎｍであり、圧縮応力は例えば２．５ＧＰａである。引張応力膜ＴＳＦの厚さは例えば８０ｎｍであり、引張応力は例えば１．７ＧＰａである。図中、横軸の１目盛りは５０ｎｍを示し、縦軸の１目盛りは４０ｎｍを示す。このＮＭＯＳトランジスタに対するシミュレーションを行なった。比較例としてＮＭＯＳトランジスタ全体を引張応力膜、圧縮応力膜で覆う場合もシミュレーションした。
【００２８】
図４Ｂは、このような条件で行なったシミュレーションによる結果を示すグラフである。ＮＭＯＳトランジスタ全体を引張応力膜で覆う場合、ＮＭＯＳトランジスタ全体を圧縮応力膜で覆う場合、引張応力膜と圧縮応力膜とで半分づつを覆い、電流方向を反転して、ソース側が引張応力膜である場合とソース側が圧縮応力膜である場合の４例に対して、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化を求めた。
【００２９】
全域を引張応力膜で覆う場合が最もドレイン電流Ｉｄが高く、全域を圧縮応力膜で覆う場合が最もドレイン電流Ｉｄが低い。ゲート電極を境界に両側の応力膜を張り替えた場合は、両者の中間であり、ソース側に引張応力膜を形成した場合が、ソース側に圧縮応力膜を形成した場合よりドレイン電流が高い。電流の向きを反転することにより、オン電流Ｉｏｎを約４０％変えることができることになる。
【００３０】
ＮＭＯＳトランジスタの場合を説明したが、ＰＭＯＳトランジスタにおいても２種類の応力膜をゲート電極を境界にして堆積し、電流方向を反転すれば、ドレイン電流は変化すると考えられる。ソース側に圧縮応力膜を形成した場合のドレイン電流が、ソース側に引っ張り応力膜を形成した場合のドレイン電流より大きくなると考えられる。
【００３１】
以下、実施例によるＳＲＡＭユニットセル構造を説明する。
【００３２】
図５Ａ、５Ｂは、実施例によるＳＲＡＭユニットセル構造の２つのレイアウト例を示す平面図である。
【００３３】
図５Ａに示すように、ＳＲＡＭセルは、シャロートレンチアイソレーションＳＴＩによって画定された２つのＮＭＯＳ用活性領域と、２つのＰＭＯＳ用活性領域とを含む。大まかな配置は、図２の構成と同様である。１ビット分の構成を示すが、上下左右には鏡面対称な構成が配置される。ＮＭＯＳ用活性領域ＮＭＯＳは両端に接地電圧コンタクトＶｓｓＣ，ビットラインコンタクトＢＬＣが設けられ、中間にノードコンタクトＮＣが設けられている。ノードコンタクトＮＣとビットラインコンタクトＢＬＣとの間にゲート電極が配置され、トランスファトランジスタＴｒを構成する。ノードコンタクトＮＣと接地電圧コンタクトＶｓｓＣとの間にもゲート電極が配置され、ドライバトランジスタＤｒを構成する。
【００３４】
図２の構成と異なり、トランスファトランジスタＴｒとドライバトランジスタＤｒは同一のチャネル幅を有する。レイアウトが簡略化でき、高集積化が容易になる。同一のチャネル幅であっても、Ｉｏｎ（Ｄｒ）＞Ｉｏｎ（Ｔｒ）を実現できる。
【００３５】
ＮＭＯＳ用活性領域ＮＭＯＳを覆って、２つのゲート電極中央より上下外側に引張応力膜ＴＳＦが配置され、２つのゲート電極中央より内側にＰＭＯＳ領域の圧縮応力膜から連続する圧縮応力膜ＣＳＦが配置されている。
【００３６】
トランスファトランジスタＴｒは、図１Ａ，１Ｂを参照して説明したように、読出し時にはノードコンタクトＮＣ側がソースとなり、書込み時にはビットラインコンタクトＢＬＣ側がソースとなる。トランスファトランジスタＴｒのノードコンタクトＮＣ側は圧縮応力膜に覆われているので、読出し時にはトランスファトランジスタの駆動能力は低くなる。トランスファトランジスタのビットラインコンタクトＢＬＣ側は引張応力膜に覆われているので、書込み時にはトランスファトランジスタＴｒの駆動能力は高くなる。
【００３７】
ドライバトランジスタＤｒは、接地電圧コンタクトＶｓｓＣがソースであり、ノードコンタクト側がドレインである。全体を引張応力膜で覆う方が駆動能力は高くなるが、トランスファトランジスタ上の圧縮応力膜のレイアウトを容易にするため、２つのゲート電極間を圧縮応力膜で覆っている。ドレイン側の圧縮応力膜の影響は相対的に小さい。ソース側に引張応力膜が配置されているので、駆動能力を向上している。
【００３８】
中央の２つのＰＭＯＳ用活性領域ＰＭＯＳはロードトランジスタＬｏ用であり、ＮＭＯＳ用活性領域ＮＭＯＳより幅が狭くされている。ＰＭＯＳ用活性領域ＰＭＯＳを覆って圧縮応力膜ＣＳＦが配置されている。圧縮応力膜は、ＰＭＯＳトランジスタの駆動能力を向上する。ロードトランジスタのレイアウトおよび構成は、図２の場合と同様である。
【００３９】
このような構成により、読出し時にはＩｏｎ（Ｄｒ１）＞Ｉｏｎ（Ｔｒ１）の条件を容易に実現できる。書込み時には、トランスファトランジスタＴｒの電流方向が反転する。トランスファトランジスタＴｒの駆動能力が増大し、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件を容易に実現できる。
【００４０】
なお、トランスファトランジスタＴｒとロードトランジスタＬｏのバランスは、チャネル幅以外でも行える。
【００４１】
図５ＢはロードトランジスタＬｏを覆って、引張応力膜ＴＳＦを形成する場合を示す。ビット線コンタクトＢＬＣ，接地電圧コンタクトＶｓｓＣを覆う引張応力膜とロードトランジスタＬｏを覆う引張応力膜を連続して形成する。なお、上下左右のＳＲＡＭセルを含めて考えると、引張応力膜ＴＳＦがＮＭＯＳ活性領域ＮＭＯＳのノードコンタクトＮＣを挟む２つのゲート電極間を除く領域に配置され、島状にＮＭＯＳ活性領域ＮＭＯＳのノードコンタクトＮＣを覆う圧縮応力膜が配置されることになる。ＰＭＯＳトランジスタのロードトランジスタＬｏは引張応力膜で覆われるので、駆動能力が抑制され、Ｉｏｎ（Ｔｒ１）＞Ｉｏｎ（Ｌｏ１）の条件をさらに容易に実現できる。
【００４２】
図６Ａ−６Ｌ，図７Ａ−７Ｃを参照して、上述のようなＳＲＡＭ回路を有する半導体装置の製造方法を説明する。
【００４３】
図６Ａに示すように、半導体装置は記憶回路部ＳＲＡＭと論理回路部ＬＯＧＩＣを含む。論理回路部は、通常のＣＭＯＳ構成を有する。以下、主に論理回路のＣＭＯＳトランジスタを例にとって説明し、必要に応じて記憶回路のトランジスタについて説明する。
【００４４】
図６Ｂは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極をパターニングし、エクステンション領域を形成した状態を示す。ＳＴＩによる素子分離領域１４は、窒化シリコン膜などのハードマスクによって活性領域を覆い、シリコン基板に素子分離溝をエッチングし、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）による酸化シリコン膜１４で素子分離溝を埋め込んで形成する。レジストマスクによってＮＭＯＳ活性領域、ＰＭＯＳ活性領域を選択的に露出し、ｐ型不純物、ｎ型不純物を選択的にイオン注入してｐ型ウェルＰＷ、ｎ型ウェルＮＷを形成する。
【００４５】
活性領域表面を熱酸化して、活性領域表面に例えば厚さ１．２ｎｍ−２．０ｎｍ程度の酸化シリコン膜を含むゲート絶縁膜１５を形成する。酸化シリコン膜に窒素を導入してもよい。ゲート絶縁膜１５の上に厚さ８０ｎｍ−１２０ｎｍの多結晶シリコン層１６を堆積し、レジストパターンを用いて多結晶シリコン層１６をパターニングして、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタそれぞれの絶縁ゲート電極を形成する。ＳＲＡＭ回路におけるゲート長は３０ｎｍ−８０ｎｍ、ゲート幅は６０ｎｍ−１５０ｎｍである。論理回路におけるゲート幅は１００ｎｍ以上になる。
【００４６】
ｐ型ウェルＰＷに対して、ｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域２１ｎを形成する。例えばＡｓを加速エネルギ２ｋｅＶ、ドーズ量５×１０１４でイオン注入する。ｎ型ウェルＮＷに対して、ｐ型不純物を浅くイオン注入し、ｐ型エクステンション領域２１ｐを形成する。例えばＢを加速エネルギ１ｋｅＶ、ドーズ量４×１０１４でイオン注入する。エクステンション領域を取り囲む逆導電型のポケット領域を斜めイオン注入で形成してもよい。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域を得る。
【００４７】
図６Ｃに示すように、基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域において、絶縁ゲート電極側壁にサイドウォールＳＷを形成する。サイドウォールＳＷの幅は、例えば７０ｎｍである。
【００４８】
ｐ型ウェル領域ＰＷに対して、ｎ型不純物を深く注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。例えば、ｎ型不純物としてＰを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５でイオン注入する。ｎ型ウェル領域ＮＷに対して、ｐ型不純物を深く注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。例えば、ｐ型不純物としてＢを加速エネルギ６ｋｅＶ、ドーズ量４×１０１５でイオン注入する。注入したイオンを活性化して、深さ約７０ｎｍ−８０ｎｍのソース／ドレイン拡散層２２を得る。なお、エクステンション領域とソース／ドレイン拡散層を併せて、ソース／ドレイン領域と呼ぶことがある。
【００４９】
シリコン基板上にニッケル等の金属層を堆積し、シリサイド反応を行わせることによって、露出しているシリコン表面にシリサイド領域ＳＬを形成する。例えば、厚さ２０ｎｍ−２５ｎｍのニッケルシリサイド層ＳＬを形成する。
【００５０】
図６Ｄに示すように、基板上に厚さ約１０ｎｍの酸化シリコン膜１７を堆積し、その上に引張応力を有する窒化シリコン膜１８を厚さ約６０ｎｍ堆積する。酸化シリコン膜１７は基板表面を保護する機能を有する。酸化シリコン膜１７の成膜方法は、窒化シリコン膜の成膜方法に合わせることができる。例えば、ＳｉＨ４とＯ２の混合ガスを用い、基板温度を４００℃前後としたプラズマＣＶＤである。
【００５１】
窒化シリコン膜１８は、例えば、シラン系ガス（ＳｉＨ４，ＳｉＨ２Ｃｌ２，Ｓｉ２Ｈ６，Ｓｉ２Ｈ４等）にアンモニアガスを混合したガスをソースガスとして用いた平行平板型プラズマＣＶＤで形成する。なお、キャリアガスとして窒素Ｎ２，アルゴンＡｒ，ヘリウムＨｅ等、又はこれらの混合ガスを用いる。プラズマＣＶＤの条件は例えば以下の通りである。
・シラン系ガス流量 ５〜５０ｓｃｃｍ、
・アンモニアガス流量 ５００〜１００００ｓｃｃｍ、
・キャリアガス流量 ５００〜１００００ｓｃｃｍ、
・成膜時の圧力 ０．１〜４００Ｔｏｒｒ，
・成膜温度 ２００〜４５０℃
窒化シリコン膜を堆積した後、シリコン基板をＣＶＤ装置から出し、真空チャンバに移す。真空チャンバ内に窒素、アルゴン、ヘリウム等のガスを混合したガスを導入し、シリコン基板上の窒化シリコン膜１８に高圧水銀ランプなどのＵＶランプから紫外線（ＵＶ）を照射する。例えば以下の条件とする。
・チャンバ内圧力 ０．１〜４００Ｔｏｒｒ、
・ＵＶランプ強度 ５０〜１０００ｍＷ／ｃｍ２、
・ＵＶランプの輻射温度 ２００〜５００℃、
・ＵＶ照射時間 １〜３０分。
このような条件で窒化シリコン膜に紫外線を照射することにより、窒化シリコン膜が収縮し、１５００〜２０００ＭＰａ程度の引張応力を有する応力膜となる。
【００５２】
なお、引張応力を有する窒化シリコン膜の成膜方法はこれに限るものではない。例えば、引張応力窒化シリコン膜１８の堆積方法を熱ＣＶＤとし、堆積条件を、シリコンソースとしてジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４），ジシラン（Ｓｉ２Ｈ６），トリシラン（Ｓｉ３Ｈ８）のいずれかを流量５ｓｃｃｍ−５０ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃とすることができる。引張応力は、例えば１．７ＧＰａになる。
【００５３】
図６Ｅに示すように、窒化シリコン膜１８の上に、例えば厚さ約１０ｎｍの酸化シリコン膜１９をプラズマＣＶＤで成膜する。この酸化シリコン膜１９は、窒化シリコン膜１８のエッチストッパとなる膜である。
【００５４】
図６Ｆに示すように、ロジック回路部ではＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するレジストマスクＲＭ１を形成する。
【００５５】
図６Ｇに示すように、記憶回路部ではレジストマスクＲＭ１はトランスファトランジスタＴｒのビット線コンタクト側ソース／ドレイン領域、ドライバトランジスタＤｒの接地電圧コンタクト側ソース／ドレイン領域を覆い、ゲート電極間領域を露出すると共に、ＰＭＯＳロードトランジスタＬｏ領域を露出する。
【００５６】
この状態で、レジストマスクＲＭ１をマスクとして酸化シリコン膜１９、窒化シリコン膜１８を異方性エッチングする。例えば、酸化シリコン膜１９は、Ｃ４Ｆ８／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜１８は、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜１８エッチング時、酸化シリコン膜１７は、基板表面を保護する。その後、レジストマスクＲＭ１は除去する。
【００５７】
図６Ｈに示すように、シリコン基板全面上に炭素が混入された圧縮応力窒化シリコン膜２０を厚さ約６０ｎｍ堆積する。成膜方法は、例えば平行平板方プラズマＣＶＤである。プラズマＣＶＤの条件は、例えば以下の通りである。
・シラン系ガス流量 ５〜５０ｓｃｃｍ、
・アンモニアガス流量 ５００〜１００００ｓｃｃｍ、
・オルガノシラン流量 １０〜５００ｓｃｃｍ、
・キャリアガス流量 ５００〜１００００ｓｃｃｍ、
・成膜時の圧力 ０．１〜４００Ｔｏｒｒ，
・成膜温度 ２００〜４５０℃。
圧縮応力窒化シリコン膜の成膜においては紫外線（ＵＶ）は照射しない。２０００〜３０００ＭＰａ程度の圧縮応力を有する窒化シリコン膜が形成される。なお、圧縮応力膜の成膜条件もこれに限定されない。
【００５８】
図６Ｉ、６Ｊに示すように、フォトリソグラフィ工程を用い、圧縮応力窒化シリコン膜を残す領域を覆うレジストマスクＲＭ２を圧縮応力窒化シリコン膜２０上に形成する。レジストマスクＲＭ２をマスクとし、引張応力窒化シリコン膜１８上に積層した圧縮応力窒化シリコン膜２０を、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。酸化シリコン膜１９がエッチングストッパとして機能する。引張応力膜１８と圧縮応力膜２０は互いに接し、一部重なり合う。その後、レジストマスクＲＭ２は除去する。
【００５９】
図６Ｊに示すように、ＮＭＯＳトランスファトランジスタＴｒは、ゲート電極中央部を境に、ビット線コンタクト側が引張応力膜１８で覆われ、ノードコンタクト側が圧縮応力膜２０で覆われる。従って、ビット線側をソースとした時の駆動能力が大、ノード側をソースとした時の駆動能力が小となる。ドライバトランジスタＤｒは、ゲート電極中央部を境に、トランスファトランジスタ側が圧縮応力膜２０で覆われ、逆側が引張応力膜１８で覆われる。ロードトランジスタＬｏは全域が圧縮応力膜２０で覆われる。
【００６０】
ドライバトランジスタＤｒ，トランスファトランジスタＴｒが接地電圧とビット線間で直列接続された時は、トランスファトランジスタの駆動能力が小であり、ドライバトランジスタの状態が安定化する。ビット線と電源電圧間にトランスファトランジスタＴｒとロードトランジスタとが直列に接続された時は、トランスファトランジスタの駆動能力が大であり、安定に書き込みを行うことができる。
【００６１】
なお、引張応力膜、圧縮応力膜をそれぞれ厚さ約６０ｎｍの窒化シリコン膜で形成する場合を説明したが、窒化シリコン応力膜の厚さは４０ｎｍ〜１００ｎｍの範囲から選択できる。引張応力の窒化シリコン膜を初めに形成し、選択的に除去した後、圧縮応力の窒化シリコン膜を形成する場合を説明したが、順序を逆にしてもよい。
【００６２】
その後、公知技術に従い、層間絶縁膜を形成し、多層配線を形成する。
【００６３】
図６Ｋに示すように、基板上にプラズマＣＶＤで酸化シリコン膜２１を堆積し、必要に応じて化学機械研磨により表面を平坦化して、積層構造の下層層間絶縁膜を形成する。レジストマスクを用いて下層層間絶縁膜を貫通するコンタクトホールをエッチングする。レジストマスクは除去し、コンタクトホール内にＴｉＮ等のバリアメタル膜をスパッタリング等で形成し、残る凹部にブランケットＷ膜を埋め込み、不要部をＣＭＰで除去して導電性プラグＰＬを形成する。
【００６４】
図６Ｌに示すように層間絶縁膜ＩＬ１を形成し、シングルダマシンの第１銅配線Ｍ１を埋め込む。第２層間絶縁膜ＩＬ２を形成し、デュアルダマシン構造の第２銅配線Ｍ２を埋め込む。第３層間絶縁膜ＩＬ３を形成し、デュアルダマシン構造の第３銅配線Ｍ３を埋め込む。
【００６５】
図７Ａ，７Ｂ，７Ｃは、ＳＲＡＭセル部の第１銅配線Ｍ１，第２銅配線Ｍ２，第３銅配線Ｍ３の配線パターンを示す。図７Ａは、第１銅配線のパターンを示し、隠れ線は下方の導電性プラグを、クロスハッチの矩形領域は上方に配置される第２銅配線Ｍ２のコンタクト領域を示す。図７Ｂは、第２銅配線Ｍ２のパターンを示し、隠れ線はビアをしめす。図７Ｃは、第３銅配線のパターンとその下方の第２銅配線のパターンを示す。
【００６６】
なお、半導体装置の公知技術については、例えばＵＳＰ６，９４９，８３０、ＵＳＰ７，２０８，８１２（その全内容を、参照によってここに取り込む）の実施例の項を参照できる。
【００６７】
２つのＮＭＯＳドライバトランジスタ、２つのＰＭＯＳロードトランジスタ、２つのＮＭＯＳトランスファトランジスタで１ビットを構成するＳＲＡＭセルを説明したが、２ポートのＳＲＡＭセルを形成することもできる。
【００６８】
図８Ａ，８Ｂは、２ポートのＳＲＡＭセルのレイアウトの２つの例を示す。図５Ａ，５Ｂのレイアウトに対応する。ＮＭＯＳドライバトランジスタＤｒ１（Ｄｒ２）と、１つのＮＭＯＳトランスファトランジスタＴｒ１Ａ（Ｔｒ２Ａ）とが共通の活性領域に形成され、分離して他の１つのＮＭＯＳトランスファトランジスタＴｒ１Ｂ（Ｔｒ２Ｂ）が形成されている。ＰＭＯＳロードトランジスタＬｏ１（Ｌｏ２）が中央部に配置され、両側それぞれに１つのＮＭＯＳドライバトランジスタ、２つのＮＭＯＳトランスファトランジスタが配置されている。ドライバトランジスタの接地電圧コンタクト側領域、トランスファトランジスタＴｒのビット線コンタクト側領域は引張応力膜ＴＳＦに覆われる。図８Ａにおいては、図５Ａ同様、残りの全領域を覆って十字型パターンで圧縮応力膜ＣＳＦが配置されている。ドライバトランジスタとトランスファトランジスタのノード側領域は圧縮応力膜ＣＳＦで覆われている。ＰＭＯＳロードトランジスタＬｏは圧縮応力膜で覆われている。
【００６９】
図８Ｂにおいては、図５Ｂ同様、ＰＭＯＳロードトランジスタが引張応力膜で覆われている。他の点は図８Ａ同様である。
【００７０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００７１】
【図１】図１Ａ、１Ｂは、ＳＲＡＭセルの読出し／保持時と書込み時との動作を示す回路ダイアグラムである。
【図２】図２は、応力膜を用いたＳＲＡＭセルのレイアウトを示す平面図である。
【図３】図３は、ＳＲＡＭセルの動作マージンを示すグラフである。
【図４】図４Ａ，４Ｂは、実施例による電流方向の反転と共に特性を変化するトランジスタの断面図、図４Ａのトランジスタの特性を、比較例によるトランジスタの特性と共に、示すグラフである。
【図５】図５Ａ，５Ｂは、実施例によるＳＲＡＭセルの２つのレイアウトを示す平面図である。
【図６−１】、
【図６−２】、
【図６−３】、および
【図６−４】図６Ａ−６Ｌは、図５Ａに示すＳＲＡＭセルを含む半導体装置の製造方法の主要工程を示す平面図、および断面図である。
【図７】図７Ａ−７Ｃは、図６Ｌにおける配線層のＳＲＡＭセル部の配線パターンを示す平面図である。
【図８】図８Ａ，８Ｂは、２ポートＳＲＡＭセルのレイアウトを示す平面図である。
【符号の説明】
【００７２】
１１ 半導体基板、
１４ 酸化シリコン膜、
ＴＳＦ 引張応力膜、
ＣＳＦ 圧縮応力膜、
ＰＷ ｐ型ウェル、
ＮＷ ｎ型ウェル、
１５ ゲート絶縁膜、
１６ ゲート電極（多結晶シリコン膜）、
１７ 酸化シリコン膜、
１８ 引張応力窒化シリコン膜、
１９ 酸化シリコン膜、
２０ 圧縮応力窒化シリコン膜、
２１ エクステンション領域、
２２ ソース／ドレイン拡散層、
ＳＷ サイドウォール、
ＳＬ シリサイド領域、
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面部に形成され、１つのＭＯＳトランジスタ用活性領域を画定する素子分離領域と、
前記ＭＯＳトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記ＭＯＳトランジスタ用活性領域に形成された第１、第２のソース／ドレイン領域と、
前記第１のソース／ドレイン領域を覆って形成された引張応力膜と、
前記第２のソース／ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置。
【請求項２】
それぞれ、ＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第１、第２のビット線と、
前記第１、第２のインバータの内部ノードと前記第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの前記第１のｎ型ソース／ドレイン領域が前記第１、第２のインバータの内部ノードに接続され、２つの前記第２のｎ型ソース／ドレイン領域が前記第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、
前記第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、
前記第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、
を有するＳＲＡＭセルを含む半導体装置。
【請求項３】
それぞれ、両端にビットコンタクト領域と接地電圧コンタクト領域、中間にノードコンタクト領域を有する第１、第２のＮＭＯＳトランジスタ用活性領域を有し、
前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極構造が、前記ビットコンタクト領域と前記ノードコンタクト領域の間に形成され、
前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造が、前記ノードコンタクト領域と前記接地電圧コンタクト領域との間に形成され、
前記引張応力膜が前記ビットコンタクト領域と前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極との間、および前記接地コンタクト領域と前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造との間に形成され、
前記圧縮応力膜が前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極構造と前記ノードコンタクト領域との間に形成されている、
請求項２記載の半導体装置。
【請求項４】
前記圧縮応力膜が、前記ノードコンタクト領域と前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造の間を覆って延在する請求項３記載の半導体装置。
【請求項５】
前記圧縮応力膜か前記引張応力膜が、２つの前記ＰＭＯＳロードトランジスタを覆って延在する請求項３または４記載の半導体装置。
【請求項６】
前記引張応力膜、前記圧縮応力膜が窒化シリコン膜である請求項２〜５のいずれか１項記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板表面部に形成され、１つのＭＯＳトランジスタ用活性領域を画定する素子分離領域と、
前記ＭＯＳトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記ＭＯＳトランジスタ用活性領域に形成された第１、第２のソース／ドレイン領域と、
前記第１のソース／ドレイン領域を覆って形成された引張応力膜と、
前記第２のソース／ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置。
【請求項２】
それぞれ、ＮＭＯＳドライバトランジスタとＰＭＯＳロードトランジスタとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第１、第２のビット線と、
前記第１、第２のインバータの内部ノードと前記第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの前記第１のｎ型ソース／ドレイン領域が前記第１、第２のインバータの内部ノードに接続され、２つの前記第２のｎ型ソース／ドレイン領域が前記第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、
前記第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、
前記第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、
を有するＳＲＡＭセルを含む半導体装置。
【請求項３】
それぞれ、両端にビットコンタクト領域と接地電圧コンタクト領域、中間にノードコンタクト領域を有する第１、第２のＮＭＯＳトランジスタ用活性領域を有し、
前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極構造が、前記ビットコンタクト領域と前記ノードコンタクト領域の間に形成され、
前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造が、前記ノードコンタクト領域と前記接地電圧コンタクト領域との間に形成され、
前記引張応力膜が前記ビットコンタクト領域と前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極との間、および前記接地コンタクト領域と前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造との間に形成され、
前記圧縮応力膜が前記ＮＭＯＳトランスファトランジスタの絶縁ゲート電極構造と前記ノードコンタクト領域との間に形成されている、
請求項２記載の半導体装置。
【請求項４】
前記圧縮応力膜が、前記ノードコンタクト領域と前記ＮＭＯＳドライバトランジスタの絶縁ゲート電極構造の間を覆って延在する請求項３記載の半導体装置。
【請求項５】
前記圧縮応力膜か前記引張応力膜が、２つの前記ＰＭＯＳロードトランジスタを覆って延在する請求項３または４記載の半導体装置。
【請求項６】
前記引張応力膜、前記圧縮応力膜が窒化シリコン膜である請求項２〜５のいずれか１項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図７】
【図８】
【公開番号】特開２０１０−２８０１０（Ｐ２０１０−２８０１０Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１９０６５９（Ｐ２００８−１９０６５９）
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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