【課題】均一な形状・特性を有するＦｉｎＦＥＴのゲート電極を安定して形成する。また、ＦｉｎＦＥＴを構成するゲート電極の剥離やゲート絶縁膜の絶縁性の劣化を防止することにより、安定で均一な特性を有するＦｉｎＦＥＴを備えた半導体装置を提供する。
【解決手段】（９）全面にポリシリコン膜を形成する工程と、（１０）マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う工程、（１１）全面に金属膜を形成する工程、（１２）ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程、ゲート電極を形成する。 （もっと読む）

【課題】半導体装置の製造の検査工程で得られた構造が管理スペックから離れている場合でも、イオン注入工程において、補正することにより、最終的な電気特性のばらつきをウェハ面内で抑制でき、製品歩留まりを向上することが可能な半導体装置の製造システムと製造方法を提供する。
【解決手段】測定装置２１，２２は、ウェハに形成された複数のゲート電極のゲート長を測定する。演算装置３４は、測定装置により測定されたゲート長のウェハ面内の分布に基づき、ウェハ面内における閾値電圧を均一化するためのイオン注入のドーズ量のデータを演算する。イオン注入装置１５は、前記演算装置により演算されたドーズ量のデータに基づき、前記ウェハにイオンを注入する。 （もっと読む）

【課題】パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わるパターンデータ作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップ（ＳＴ２）と、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップ（ＳＴ３）と、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップ（ＳＴ５）とを備える。 （もっと読む）

【課題】チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを提供することを可能にする。
【解決手段】Ｓｉを含む半導体層を上面に備えた半導体基板４上に、絶縁膜のマスク９を形成する工程と、マスクを用いてエッチングを行うことにより半導体層を半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、半導体層の一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに側面を平坦化する工程と、側面が平坦化された半導体層を覆うゲート絶縁膜１２を形成する工程と、ゲート絶縁膜を覆うゲート電極１３を形成する工程と、ゲート電極の両側の半導体層にソース／ドレイン領域を形成する工程と、を備えている。 （もっと読む）

【課題】特別なプロセス、構造、工程を必要とせずに各種使用電圧に対応することのできる縦型ＳＧＴ構造を備えた半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、同一基板上に高耐圧トランジスタと低耐圧トランジスタとを混載してなる半導体装置であって、低耐圧トランジスタは、基板１上に立設された半導体の基柱５と、基柱５の外周面に設けられたゲート電極１１と、基柱５の上下に設けられたソース拡散層１６及びドレイン拡散層９と、を備えた単一の単位トランジスタ５０によって形成され、高耐圧トランジスタは、低耐圧トランジスタを構成する単位トランジスタ５０の基柱５の高さと同じ高さの半導体の基柱５を有する複数の単位トランジスタ５０のソース拡散層１６とドレイン拡散層９を直列に接続し、且つ複数の単位トランジスタ５０のゲート電極１１同士を電気的に接続することによって形成されている。 （もっと読む）

【課題】単結晶半導体層の剥離の発生率を抑えた半導体装置を作製することを課題とする。また、トランジスタの不良発生率を低減した半導体装置を提供することを課題とする。また、回路配置を最適化した小型の半導体装置を提供することを課題とする。
【解決手段】（１１０）面を主表面に有する単結晶半導体基板において、主表面にイオンを照射して単結晶半導体基板中に脆化層を形成し、単結晶半導体基板の主表面に絶縁層を形成し、絶縁層と、絶縁表面を有する基板とを接合させ、単結晶半導体基板を、脆化層において分離させることにより、絶縁表面を有する基板上に、（１１０）面を主表面とする単結晶半導体層を形成し、単結晶半導体層の＜１１０＞軸方向がチャネル長方向となるように、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを形成する。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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【課題】絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１の上にゲート絶縁膜５を形成する工程と、ゲート絶縁膜５の上にゲート電極７ａを形成する工程と、ゲート電極７ａを覆うように液状の絶縁性材料２０を塗布する工程と、絶縁性材料２０に鋳型１００を押し当てることにより、ゲート電極７ａの上方の絶縁性材料２０を押し流す工程と、絶縁性材料２０を硬化して絶縁膜２１にする工程と、硬化の後、ゲート電極７ａ上に高融点金属膜を形成する工程と、高融点金属膜をアニールすることにより、ゲート電極７ａの全体をシリサイド化する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 高耐圧半導体装置では、高電圧配線に高電圧が印加された時、トランジスタのチャネル領域等が反転し、動作に異常をきたすことがあった。
【解決手段】高電圧配線３２に高電圧が印加されたときに、意図的に反転する領域３３を設け、高電圧が印加されているときにオン状態となる能動素子５０を備える。すなわち、能動素子５０は、ソース領域２５およびドレイン領域２６と、ソース領域２５およびドレイン領域２６に接続された低電圧配線２８、２９とを含む。高電圧配線３２は、低電圧配線２８、２９と上下方向に重ならないように、かつ、ソース領域２５およびドレイン領域２６間の上を覆うように設けられている。 （もっと読む）

【課題】 この発明は、高温動作に強い温度ＭＯＳトランジスタの仕事関数差を引き出す回路を利用することと、半導体素子全体の高温リーク電流を抑えることを目的とするものである。
【解決手段】 この発明の半導体装置は、ゲート電極の仕事関数が異なる一対のＭＯＳトランジスタＭ１、Ｍ２を有し、ＭＯＳトランジスタＭ１、Ｍ２のゲート電極２１の仕事関数差を電圧として取り出す電圧検出回路を備え、ＭＯＳトランジスタＭ１、Ｍ２のソース及びドレインの拡散領域２２のボトム容量をフリンジ容量に比べて無視できるように構成したこ。 （もっと読む）

【課題】 シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板１００と、半導体基板１００に形成されたＭＩＳ型ＦＥＴであって、半導体基板１００上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように形成され、半導体基板１００とは格子間隔が異なり、かつ、高さが一定のＳｉＣ層１０３で構成されたソース／ドレイン層と、ＳｉＣ層１０３の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層１１０とを備えた前記ＭＩＳ型ＦＥＴとを具備している。 （もっと読む）

【課題】短ゲート長のＭＩＳ型半導体装置やこれを含む集積型半導体装置において、ＭＩＳ型半導体装置のしきい値電圧を制御する構造を提供する。
【解決手段】複数のＭＩＳ型半導体装置を含む集積型半導体装置が、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、第１のＭＩＳ型半導体装置に含まれる半導体層の膜厚と、第２のＭＩＳ型半導体装置に含まれる半導体層の膜厚とが互いに異なる。 （もっと読む）

【課題】溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。
【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。 （もっと読む）

【課題】チャネルドープまたはチャネル領域を微細加工することなく、容易にしきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置を提供することを課題とする。
【解決手段】ＭＯＳトランジスタにおいて、ソース領域及びドレイン領域と、ソース領域及びドレイン領域とは逆極性の不純物元素を添加してチャネル領域に隣接して形成した不純物領域と、でＰＮ接合ダイオードを形成する。そして、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものとする。 （もっと読む）

【課題】半導体装置において、回路群の中で高速動作、低電圧動作を求められる回路と、高電圧印加時の十分な信頼性が求められる回路とを一体形成するための構成および作製方法を提供することを目的とする。
【解決手段】半導体装置において、同一基板上に単結晶半導体基板より分離、接合された膜厚の異なる単結晶半導体層を含む複数種のトランジスタを有する。高速動作を求められるトランジスタの単結晶半導体層を、電圧に対して高い耐圧性を求められるトランジスタの単結晶半導体層より薄膜化し、単結晶半導体層の膜厚を薄くする。 （もっと読む）

【課題】微細化、集積化が可能で、製造プロセスが単純であり、出力電圧特性の対称性が良好な半導体装置とその製造方法を提供する。
【解決手段】第一ゲート電極１１、第一ゲート絶縁膜１２、第一半導体膜１３、第一ソース電極１４および第一ドレイン電極１５を含む第一トランジスタ１０と、第二ゲート電極２１、第二ゲート絶縁膜２２、第二半導体膜２３、第二ソース電極２４および第二ドレイン電極２５を含む第二トランジスタ２０と、を備え、第一半導体膜１３がｐ型有機半導体材料を含み、第二半導体膜２３がｎ型有機半導体材料を含み、第一ゲート電極１１と第二ゲート電極２１とが電気的に接続され、第一ドレイン電極１５と第二ドレイン電極２５とが電気的に接続され、第一ゲート絶縁膜１２の膜厚Ｔ１が、第二ゲート絶縁膜２２の膜厚Ｔ２よりも大きいことを特徴とする。 （もっと読む）

【課題】アンバイポーラ物質を利用した電界効果トランジスタ及び論理回路を提供する。
【解決手段】ソース領域、ドレイン領域及びその間のチャンネル領域を備え、ソース領域、ドレイン領域及びチャンネル領域が一体型で形成されたアンバイポーラ層と、チャンネル領域に形成されたゲート電極と、アンバイポーラ層からゲート電極を離隔させる絶縁層と、を備え、ソース領域からドレイン領域への第１方向と交差する第２方向において、ソース領域及びドレイン領域の幅がチャンネル領域の幅よりさらに広く形成される電界効果トランジスタである。 （もっと読む）

【課題】画素を備える基板上に形成される抵抗素子を信頼性よく形成できる表示装置の提供。
【解決手段】基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、
前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、
前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、
前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されている。 （もっと読む）

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。 （もっと読む）

【課題】製造工程を簡略化して、製造コストを低減することができる半導体装置およびその製造方法を提供する。
【解決手段】低耐圧ＮＭＯＳトランジスタ１００Ａのウェル領域１１０の下部には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、高耐圧ＮＭＯＳトランジスタ１００Ｂの素子分離領域１０２Ｂの下には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高い反転防止領域１１１が形成されている。これにより、低耐圧ＮＭＯＳトランジスタ１００Ａに対する不純物注入と、高耐圧ＮＭＯＳトランジスタ１００Ｂに対する不純物注入とを同時に行えるので、製造工程の数を減らすことができる。 （もっと読む）