半導体装置とその製造方法
【課題】絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１の上にゲート絶縁膜５を形成する工程と、ゲート絶縁膜５の上にゲート電極７ａを形成する工程と、ゲート電極７ａを覆うように液状の絶縁性材料２０を塗布する工程と、絶縁性材料２０に鋳型１００を押し当てることにより、ゲート電極７ａの上方の絶縁性材料２０を押し流す工程と、絶縁性材料２０を硬化して絶縁膜２１にする工程と、硬化の後、ゲート電極７ａ上に高融点金属膜を形成する工程と、高融点金属膜をアニールすることにより、ゲート電極７ａの全体をシリサイド化する工程とを有する半導体装置の製造方法による。
【解決手段】シリコン基板１の上にゲート絶縁膜５を形成する工程と、ゲート絶縁膜５の上にゲート電極７ａを形成する工程と、ゲート電極７ａを覆うように液状の絶縁性材料２０を塗布する工程と、絶縁性材料２０に鋳型１００を押し当てることにより、ゲート電極７ａの上方の絶縁性材料２０を押し流す工程と、絶縁性材料２０を硬化して絶縁膜２１にする工程と、硬化の後、ゲート電極７ａ上に高融点金属膜を形成する工程と、高融点金属膜をアニールすることにより、ゲート電極７ａの全体をシリサイド化する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置が備えるMIS(Metal Insulator Semiconductor)トランジスタのゲート電極は、ポリシリコンから構成されるのが一般的である。
【０００３】
しかしながら、ポリシリコンよりなるゲート電極には、ゲート絶縁膜との界面に空乏層が生じてゲート絶縁膜の実効膜厚が増加し、動作速度の低下といった電気的特性の劣化が起こるという問題がある。
【０００４】
そのような問題を解決すべく、ゲート電極の全体をシリサイド化し、ゲート電極の空乏化を抑制するフルシリサイドゲート電極が従来から提案されている。
【０００５】
シリサイド化技術自体は、ソース／ドレイン領域上にシリサイド層を自己整合的に形成するプロセスとして既に確立されているので、フルシリサイドゲート電極は既存のプロセスで容易に作製され得る。また、ゲート電極の全体をシリサイド化すると、ゲート電極と同じプロセスで形成される素子分離絶縁膜上の局所配線もその全体がシリサイド化されるので、局所配線が低抵抗化されるという付加的な利点も得られる。
【０００６】
ところで、ゲート電極の高さは、ソース／ドレイン領域に形成されるシリサイド層の厚さよりも高いので、ソース／ドレイン領域にシリサイド層を形成する工程においてゲート電極の全体をシリサイド化するのが困難である。
【０００７】
そのため、通常は、ソース／ドレイン領域のシリサイド層とは別工程でゲート電極の全体をシリサイド化する。
【０００８】
シリサイド化の方法としては、例えば、シリコンよりなるゲート電極を絶縁膜で覆った後、その絶縁膜をCMPにより研磨することによりゲート電極の上面を絶縁膜から露出させ、その上面に高融点金属層を形成し、該高融点金属層を加熱してゲート電極のシリコンと反応させる方法がある。
【０００９】
しかしながら、ゲート電極が半導体基板において占める面積の割合は非常に小さいため、CMPの終点検出は難しく、研磨をゲート電極の上面で正確に終了するのは極めて困難である。
【００１０】
また、ゲート電極の配置に粗密差があると、配置が疎な領域でゲート電極が過剰に研磨されるディッシングという現象が発生し、ゲート電極の高さが基板面内でばらついてしまうという問題が発生する。
【００１１】
更に、CMP法を用いたのでは、高価なCMP装置によって半導体装置の製造コストが上昇してしまう。
【００１２】
なお、本発明に関連する技術が次の特許文献１〜４に開示されている。
【特許文献１】特開平１１−８２４０号公報
【特許文献２】特開平７−２２１００６号公報
【特許文献３】特許第３４２０５９０号明細書
【特許文献４】特許第３１４６７８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極を覆うように液状の絶縁性材料を塗布する工程と、前記絶縁性材料に押圧部材を押し当てることにより、前記ゲート電極の上方の該絶縁性材料を押し流す工程と、前記絶縁性材料を硬化して絶縁膜にする工程と、前記硬化の後、前記ゲート電極上に高融点金属膜を形成する工程と、前記高融点金属膜をアニールすることにより、前記ゲート電極の全体をシリサイド化する工程とを有する半導体装置の製造方法が提供される。
【００１５】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、前記ゲート電極の横の前記半導体基板上に形成され、溝を備えた塗布型の絶縁膜とを有する半導体装置が提供される。
【００１６】
そして、本発明の他の観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、前記半導体基板の上に形成され、前記ゲート電極を囲うダミーパターンと、前記半導体基板において前記ダミーパターンで囲まれた領域に形成された塗布型の絶縁膜とを有する半導体装置が提供される。
【００１７】
次に、本発明の作用について説明する。
【００１８】
本発明では、液状の絶縁性材料に押圧部材を押し当てることにより、ゲート電極の上方の絶縁性材料を押した後、その絶縁性材料を硬化させて絶縁膜にする。これによれば、絶縁膜に対してCMPを行わなくても、絶縁膜からゲート電極の上面を露出させ、ゲート電極の全体をシリサイド化することができる。そのため、CMPを用いた場合のようなディッシングが発生しないと共に、CMP装置が不要となる分だけ半導体装置の製造コストを安価にすることができる。
【発明の効果】
【００１９】
本発明によれば、液状の絶縁性材料に押圧部材を押し当てることにより絶縁膜からゲート電極の上面を露出させるため、絶縁膜に対するCMPが不要となる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２１】
（１）第１実施形態
図１〜図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。これらの図では、トランジスタ等の素子が形成される回路領域Iと、ダイシングによりチップに個片化する際の境界となるスクライブ領域IIとを併記する。
【００２２】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２３】
まず、シリコン（半導体）基板１に素子分離用の溝を形成し、その溝に素子分離絶縁膜２として酸化シリコン膜をCVD(Chemical Vapor Deposition)法により形成する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００２４】
その後に、素子分離絶縁膜２で囲まれた活性領域にp型不純物をイオン注入し、pウェル３を形成する。
【００２５】
次に、図１（ｂ）に示すように、シリコン基板１の表面を熱酸化する。これにより、厚さ約２nmの熱酸化膜よりなるゲート絶縁膜５が形成される。
【００２６】
なお、熱酸化膜に変えて、実効膜厚の増大に有利な高誘電体膜、例えばハフニウムシリケート膜をゲート絶縁膜５として形成してもよい。
【００２７】
なお、Mo、W、Hf、Zr、Ti、Ta、Nb、V、Cr、Ni、Pd、Pt、Co、Rh、Ir、Fe、Ru、Mn、Cu、Al、Mg、Os、Tc、Re、Ru、Y及びLaを含むランタノイド又はアクチノイドのいずれかの純金属Mよりなる膜、或いはこの純金属Mの酸化物（MxOy）、窒化物（MxNy）、炭化物（MxCy）、若しくはこれらの混合物（MxOyNzCα:x, y, z,αは０を含む）よりなる膜をゲート絶縁膜５上に形成してもよい。
【００２８】
次いで、このゲート絶縁膜５の上に、CVD法でポリシリコン膜７を厚さ約１００nmに形成する。
【００２９】
更に、ポリシリコン膜７の上に、第１キャップ膜８としてCVD法により厚さ約２０nmの酸化シリコン膜を形成する。第１キャップ膜８は、高融点金属との間でシリサイド化反応が起きない膜でもよく、窒化シリコン膜であってもよい。
【００３０】
そして、この第１キャップ膜８の上に、該第１キャップ絶縁膜８とエッチング選択性のある膜、例えばポリシリコン膜を第２キャップ膜９として形成する。
【００３１】
第２キャップ膜９はポリシリコン膜に限定されない。例えば、SiGe等のシリコン化合物で第２キャップ膜９を構成してもよい。
【００３２】
なお、これら第１、第２キャップ膜８、９は必須ではなく、場合によっては省いてもよい。
【００３３】
続いて、図２（ａ）に示すように、フォトリソグラフィとドライエッチングにより各膜７〜９をパターニングする。
【００３４】
これにより、回路領域Iの活性領域には、パターニングされたポリシリコン膜７よりなるゲート電極７ａと、第１、第２キャップ膜８、９との積層体が形成される。そして、回路領域Iの素子分離絶縁膜２上では、パターニングされたポリシリコン膜７よりなる局所配線７ｂと、第１、第２キャップ膜８、９との積層体が形成される。
【００３５】
この後に、ゲート電極７ａをマスクにしながらシリコン基板１にn型不純物をイオン注入することにより、ゲート電極７ａの横のシリコン基板１にn型ソース／ドレインエクステンション１１を形成する。
【００３６】
次いで、図２（ｂ）に示すように、シリコン基板１の上側全面にサイドウォール用絶縁膜１３を形成する。サイドウォール用絶縁膜１３としては、例えばCVD法により形成された酸化シリコン膜又は窒化シリコン膜が形成される。或いは、酸化シリコン膜と窒化シリコン膜との積層膜をサイドウォール用絶縁膜１３として形成してもよい。
【００３７】
そして、図３（ａ）に示すように、サイドウォール用絶縁膜１３をエッチバックしてゲート電極７ａと局所配線７ｂのそれぞれの横に絶縁性サイドウォール１５として残す。
【００３８】
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
【００３９】
まず、絶縁性サイドウォール１５とゲート電極７ａとをマスクにして、シリコン基板１にn型不純物をイオン注入し、ゲート電極７ａの横のシリコン基板１にn型のソース／ドレイン領域１７を形成する。
【００４０】
更に、シリコン基板１の上側全面にスパッタ法でニッケル層等の高融点金属層を形成する。そして、その高融点金属層をアニールしてソース／ドレイン領域１７におけるシリコンと反応させ、金属シリサイド層１８を形成する。
【００４１】
このように金属シリサイド層１８を形成すると、ポリシリコンよりなる第２キャップ膜９もシリサイド化されるが、ゲート電極７ａと局所配線７ｂのシリサイド化は第１キャップ膜８により阻止される。従って、本工程では、第１キャップ膜８によりゲート電極７ａと局所配線７ｂのシリサイド化を防止しつつ、ソース／ドレイン領域１７に金属シリサイド層１８を選択的に形成することができる。
【００４２】
続いて、図４に示すように、ゲート電極７ａと局所配線７ｂとを覆うようにしてシリコン基板１の上側全面に絶縁性材料２０として液状のHSQ(hydro-silsesquioxane)を塗布する。
【００４３】
絶縁性材料２０はHSQに限定されず、液状から硬化する材料を絶縁性材料２０として使用し得る。例えば、ポリイミド、エポキシ樹脂、及びポリシラザンのいずれかを絶縁性材料２０として用いてもよい。
【００４４】
但し、後でゲート電極７ａの全体をニッケルでシリサイド化する工程では熱処理温度が４００℃程度必要となるので、材料の耐熱性を考慮すると、耐熱性が５００℃程度の材料を絶縁性材料２０として使用するのが好ましい。既述のシリコンをベースとしたHSQは、５００℃程度の温度に耐え得るので、好適な材料の一つである。
【００４５】
また、硬化の仕方も特に限定されず、溶媒揮発による硬化、ゾルゲル反応による硬化、熱硬化、及び紫外線照射硬化のいずれかで硬化する液状の材料を絶縁性材料２０として用いることができる。
【００４６】
ところで、塗布した時点では絶縁性材料２０は液状のままであり、下地の起伏を反映した凹凸が絶縁性材料２０の表面に現れる。絶縁性材料２０の厚さは下地の形状に依存し、上面が広い凸パターンの上では上面が狭い凸パターンの上におけるよりも絶縁性材料２０が厚く形成される。
【００４７】
例えば、上面が狭い右側のゲート電極７ａの上では絶縁性材料２０の厚さは３nm程度以下の厚さとなるが、上面が広い左側のゲート電極７ｂの上では１０nm程度の厚さとなる。特に、一辺の長さが１μmよりも広い凸パターンの上面でこのような絶縁性材料２０の厚膜化が顕著となる。
【００４８】
このようにゲート電極７ａの上で厚く形成された絶縁性材料２０は、後の工程でゲート電極７ａをシリサイド化するのを阻害してしまう。
【００４９】
そこで、次の工程では、図５に示すように、絶縁性材料２０に鋳型１００のキャビティ１００ｃ側を押し当てることにより、ゲート電極７ａと局所配線７ｂのそれぞれの上方の絶縁性材料２０を押し流す。
【００５０】
これにより、絶縁性材料２０の表面の平坦化を、ゲート電極７ａの上面の幅に依存せずに行うことができる。
【００５１】
鋳型１００を押し当てる圧力は、第２キャップ膜９上から絶縁性材料２０が排除されるのに必要な圧力、例えば垂直圧力にして０．１MPa程度が好ましい。
【００５２】
その鋳型１００には、スクライブ領域IIの素子分離絶縁膜２に当たる突起１００ａが設けられる。
【００５３】
その突起１００ａの高さHは、ゲート絶縁膜５、ゲート電極７ａ、及び第１、第２キャップ膜８、９の合計膜厚に等しい。このような高さHにすることで、押圧時における鋳型１００とシリコン基板１との平行性を保ちながら、ゲート電極７ａと局所配線７ｂに鋳型１００から過度の圧力が印加されるのが防止されると共に、ゲート電極７ａと局所配線７ｂのそれぞれの上面から絶縁性材料２０を効率的に押し流すことができる。
【００５４】
なお、第１、第２キャップ膜８、９を省く場合は、突起１００ａの高Hさをゲート電極７ａとゲート絶縁膜５の合計の高さに等しくすることで、ゲート電極７ａ上の絶縁性材料２０を鋳型１００で効果的に押し出すことができる。
【００５５】
ここで、押圧時に突起１００ａが接触する部分に回路等が形成されていると、回路が破壊されてしまうので、本実施形態のように回路が形成されていないスクライブ領域IIに突起１００ａが当たるようにするのが好ましい。
【００５６】
また、この例では、スクライブ領域IIに素子分離絶縁膜２が形成されているが、素子分離絶縁膜２が存在せずにシリコン基板１が露出している部分のスクライブ領域に突起１００ａが当たるようにしてもよい。
【００５７】
更に、回路領域Iにおいて回路が形成されていない空き領域に突起１００ａが当たるようにしてもよい。
【００５８】
鋳型１００の材料としては例えばステンレスを使用することができる。ステンレスに代えて、石英、シリコン、シリコンカーバイド、合成ダイヤモンドのいずれかで鋳型１００を構成してもよい。特に、後述する硬化プロセスに光照射を用いる場合には、使用する光を透過させる目的で、石英などの透過性材料で鋳型１００を構成するのが好ましい。
【００５９】
また、鋳型１００の表面にテフロン（デュポン社の登録商標）等のフルオロカーボン樹脂よりなる薄膜を形成してもよい。これにより、液状の絶縁性材料２０が鋳型１００の表面と高い接触角で接するようになり、絶縁性材料２０の離型性が向上する。
【００６０】
本実施形態では、このようにして鋳型１００を絶縁性材料２０に押し当てた状態で、絶縁性材料２０に対して熱処理を行うことにより、絶縁性材料２０を構成するHSQをキュア（硬化）する。そのキュアの条件は特に限定されないが、例えば基板温度を約１４０℃から徐々に上げ２２５℃に達しさせ、処理時間を約３分とする。
【００６１】
キュアを終了した後は、絶縁性材料２０に残存する溶媒成分を完全に揮発させるために、ベークと呼ばれる熱処理を絶縁性材料２０に対して行う。
【００６２】
ベークは、鋳型１００を押し当てた状態で行ってもよいし、鋳型１００を外した状態で行ってもよい。
【００６３】
鋳型１００を押し当てた状態でベークを行うと、キュアによって定まった絶縁性材料の２０外形を維持し易くなる。その場合、キャビティ１００ｃから鋳型１００の外部に通じる細孔１００ｂを突起１００ａに設け、絶縁性材料２０から揮発した溶媒成分を細孔１００ｂから鋳型１００の外に逃がすのが好ましい。これにより、鋳型１００の内部に溶媒成分が滞留するのが防止され、ベークの効率が向上する。
【００６４】
一方、鋳型１００を外した状態でベークを行うと、絶縁性材料２０の溶媒成分を外に逃がしやすくすることができる。
【００６５】
ベークの条件は特に限定されないが、本実施形態では基板温度を４５０℃として約３０分間ベークを行う。
【００６６】
ベークを終了すると、図６に示すように、硬化した絶縁性材料２０よりなる塗布型の絶縁膜２１を得ることができる。
【００６７】
その絶縁膜２１には、スクライブ領域IIに当接していた突起１００ａに対応した溝２１ａが形成される。
【００６８】
本実施形態のように鋳型１００を用いて形成された絶縁膜２１の上面の平坦性は極めて良好である。例えば、単にスピンコートのような塗布法で絶縁膜２１を形成したのでは、ゲート電極７ａ等を反映して絶縁膜２１の表面に高さが１０nmよりも高い凸部が形成されるのが普通である。これに対し、本実施形態のように鋳型１００を用いると、絶縁膜２１の上面に形成される凸部の高さを１０nm以下に抑えることができると共に、ゲート電極７ａや局所配線７ｂの上方から絶縁膜２１を排除することができる。
【００６９】
但し、このように鋳型１００を押し当てても、キャップ膜９の上面から絶縁性材料２０が排除されず、キャップ膜９の上面に絶縁膜２１が薄く形成されることがある。このようにキャップ膜９上に絶縁膜２１が残存していると、次の工程でキャップ膜９をエッチングするのが困難となる。
【００７０】
そのため、絶縁膜２１をフッ酸水溶液に曝すことで、絶縁膜２１の表面を僅かにウエットエッチングし、キャップ膜９の表面を確実に露出させるのが好ましい。なお、ウエットエッチングに代えて、ドライエッチングにより絶縁膜２１をエッチングするようにしてもよい。
【００７１】
次に、図７に示すように、第２キャップ膜９と第１キャップ膜８をこの順に選択性のエッチングによりエッチングして除去する。
【００７２】
このうち、ポリシリコンよりなる第２キャップ膜９はドライエッチングにより除去され、例えばCl2ガスがエッチングガスとして使用される。或いは、アルカリ性のエッチング液によって第２キャップ膜９をウエットエッチングして除去してもよい。そのようなエッチング液としては、ヒドラジン、テトラメチルアンモニウム(TMAH)、及びKOHのいずれかが使用される。但し、HSQを用いる場合は、エッチングが第１キャップ膜８にも若干進行してエッチング選択比が低くなるため、エッチングプロセスの制御をするのが好ましい。
【００７３】
ここで、図６の工程において第２キャップ膜９上の不要な絶縁膜２１を予め除去しておいたので、絶縁膜２１によってこのドライエッチングが阻害されるのを防止できる。
【００７４】
また、酸化シリコンよりなる第１キャップ絶縁膜８は、ドライエッチングにより除去され、例えばCF4、NF3等の少なくもFを含有するエッチングガスが使用される。これに代えて、フッ酸水溶液を用いたウエットエッチングにより第１キャップ絶縁膜８を除去してもよい。
【００７５】
このエッチングでは、第１キャップ絶縁膜８よりも絶縁膜２１が選択的にエッチングされないように、エッチングプロセスの制御をするのが好ましい。このエッチングを終了後の絶縁膜２１の厚さは、後述のゲート電極７ａに対するシリサイド化工程（図９）において、金属シリサイド層１８のシリサイド化反応が防止できる厚さであればよく、高さH（図５参照）からシリサイド反応抑制厚さ（数nm）を差し引いた厚さ以下であればよい。
【００７６】
また、上記のようなフッ酸を含有する水溶液を用いたウエットエッチングや、フッ素を含有するエッチングガスを用いたドライエッチングで第１キャップ絶縁膜８をエッチングすることにより、ゲート電極７ａと局所配線７ｂのそれぞれの上面がフッ酸水溶液やフッ素含有ガスに曝され、該上面に形成されている自然酸化膜も同時にエッチングされて、ゲート電極７ａと局所配線７ｂの清浄面が露出することになる。
【００７７】
続いて、図８に示すように、ゲート電極７ａ、局所配線７ｂ、及び絶縁膜２１のそれぞれの上に、スパッタ法により高融点金属膜２２としてニッケル膜を厚さ約６０nmに形成する。
【００７８】
なお、高融点金属膜２２はニッケルに限定されない。高融点金属膜２２としては、Ti、Co、Ni、Pd、Pt、Fe、Au、Ag、Rh、及びIrのいずれかの膜を形成し得る。
【００７９】
次に、図９に示すように、高融点金属膜２２をアニールすることにより、ポリシリコンよりなるゲート電極７ａと局所配線７ｂのそれぞれを高融点金属膜２２と反応させてシリサイド化する。この結果、ゲート電極７ａと局所配線７ｂの全体がシリサイド化してニッケルシリサイドとなる。そのアニールは、例えば、２５０℃〜４５０℃の基板温度で約２分間行われる。
【００８０】
ここで、絶縁膜２１は、シリサイド化させたくない部分を保護する役割を担っており、例えば絶縁膜２１上の高融点金属膜２２はシリサイド化しない。
【００８１】
次いで、図１０に示すように、絶縁膜２１の上で未反応となっている高融点金属膜２２をウエットエッチングにより除去する。この場合、エッチング液としては例えば硫酸(H2SO4)が使用される。
【００８２】
そして、ゲート電極７ａと局所配線７ｂのそれぞれに対して再びアニールを行うことにより、ゲート電極７ａと局所配線７ｂを構成するニッケルシリサイドを低抵抗の相に変質させる。
【００８３】
ここまでの工程により、ゲート電極７ａ、ゲート絶縁膜５、及びソース／ドレイン領域１７等で構成されるMISトランジスタTRが完成する。
【００８４】
このうち、ゲート電極７ａは、その全体がシリサイド化しているため、ポリシリコンゲートのような空乏層がゲート絶縁膜５との界面に形成されない。これにより、ゲート絶縁膜５の実効膜厚が厚くなるのが防止され、ポリシリコンゲートを用いた場合よりも動作速度を向上させることができる。
【００８５】
また、ゲート絶縁膜５としてハフニウムシリケート膜のような高誘電体膜を使用すると、ゲート絶縁膜５の薄い実効膜厚を維持しながら、熱酸化膜を使用する場合よりも物理的な膜厚を厚くすることができ、ゲート−基板間のリーク電流を抑制することができる。
【００８６】
更に、ゲート電極７ａと同時に局所配線７ｂもその全体がシリサイド化されるため、局所配線７ｂの低抵抗化も図ることができる。
【００８７】
次に、図１１に示すように、ゲート電極７ａ、局所配線７ｂ、及び絶縁膜２１のそれぞれの上に、CVD法により酸化シリコン膜を形成し、その酸化シリコン膜を層間絶縁膜２３とする。
【００８８】
その層間絶縁膜２３は、絶縁膜２１の溝２１ａ内にも形成される。
【００８９】
また、層間絶縁膜２３の上面の凹凸が大きい場合は、CMPにより層間絶縁膜２３を平坦化してもよい。
【００９０】
続いて、図１２に示すように、フォトリソグラフィとドライエッチングにより絶縁膜２１、２３をパターニングし、ソースドレイン領域１７の上のこれらの絶縁膜にコンタクトホールを形成する。
【００９１】
そして、チタン膜、窒化チタン膜、及びタングステン膜でそのコンタクトホールを埋め込み、これらの膜で構成される導電性プラグ２５を形成する。
【００９２】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００９３】
本実施形態では、図７に示したように、ゲート電極７ａと局所配線７ｂのそれぞれの上面を絶縁膜２１から露出させ、図９の工程でこれらゲート電極７ａと局所配線７ｂの全体をシリサイド化した。
【００９４】
その絶縁膜２１は、図５を参照して説明したように、液状の絶縁性材料２０に鋳型１００を押し当てた後、その絶縁性材料２０を硬化して形成される。
【００９５】
これによれば、ゲート電極７ａや局所配線７ｂの上面を絶縁膜２１から露出させるためのCMPが不要となるので、CMP装置やCMPプロセスの分だけ製造コストを安価にすることができる。
【００９６】
更に、本実施形態のように鋳型１００で絶縁膜２１を平坦化する方法では、CMPにおけるディッシングのようなパターンの粗密に依存するプロセスバラつきを防止できるので、ゲート電極７ａや局所配線７ｂが削れることがなく、ゲート電極７ａや局所配線７ｂの高さを基板面内で均一にすることができる。
【００９７】
（２）第２実施形態
第１実施形態では、図５で説明したように、液状の絶縁性材料２０を平坦化する押圧部材として鋳型１００を用いた。
【００９８】
これに対し、本実施形態では、その押圧部材として以下のような可撓性シートを用いる。
【００９９】
図１３〜図１６は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１００】
本実施形態では図１〜図４の工程を行った後、図１３に示すように、ポリイミドフィルムのような可撓性シート３０を絶縁性材料２０に押し当て、該可撓性シート３０をローラ１０５で押し広げて平坦にする。
【０１０１】
第２キャップ膜９上の不要な絶縁性材料２０は、その上をローラ１０５が通過する際に第２キャップ９上から押し出される。そして、ローラ１０５が通過した後の第２キャップ膜９上には可撓性シート３０が密着し、第２キャップ膜９上に再び絶縁性材料２０が付着するのが防止される。
【０１０２】
このようにして可撓性シート３０をシリコン基板１の全面において平坦化すると、図１４のような断面構造となる。
【０１０３】
その可撓性シート３０は、その厚さを厚くすることで硬くすることができる。
【０１０４】
但し、可撓性シート３０が硬すぎると、絶縁性材料２０の上面の平坦性が向上する一方、ローラ１０５による伸展作業が難しくなる。平坦性と伸展作業のどちらを優先させるかによって可撓性シート３０の厚さは決定される。
【０１０５】
この後は、第１実施形態と同様に絶縁性材料２０に対してキュアとベークを行うことにより、図１５に示すように、絶縁性材料２０を硬化してなる絶縁膜２１を得る。
【０１０６】
なお、キュアやベークの熱処理は、絶縁性材料２０に可撓性シート３０が貼付された状態で行っても良いし、絶縁性材料２０から可撓性シート３０を剥がした状態で行ってもよい。
【０１０７】
この後は、第１実施形態で説明した図７〜図１２の工程を行うことにより、図１６に示すような本実施形態に係る半導体装置の基本構造を得る。
【０１０８】
以上説明した本実施形態によれば、図１３に示したように、ローラ１０５と可撓性シート３０を用いて、ゲート電極７ａと局所配線７ｂのそれぞれの上方の絶縁性材料２０を排除する。
【０１０９】
これによれば、CMPを用いる場合よりも絶縁膜２１の平坦化を低コストで行うことができると共に、CMPのようなディッシングも発生しない。
【０１１０】
更に、ゲート電極７ａや局所配線７ｂの幅に依存することなく、絶縁膜２１の平坦化を行うことができる。
【０１１１】
しかも、ローラ１０５が通った後には第２キャップ膜９上に可撓性シート３０が密着するため、第２キャップ膜９上に絶縁性材料２０が再付着し難くなる。これにより、図７のエッチング工程において、第２キャップ膜９上に再付着した絶縁性材料２０によって第１、第２キャップ膜８、９のエッチングが阻害されるのを抑制し易くなる。
【０１１２】
（３） 第３実施形態
図１７〜図１９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１、第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１１３】
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図１〜図３の工程を行うことにより、図１７に示す断面構造を得る。
【０１１４】
但し、本実施形態では、図２（ａ）の工程においてポリシリコン膜７をパターニングする際、スクライブ領域IIにダミーパターン７ｃを形成する。なお、そのダミーパターン７ｃの上には、第１、第２キャップ膜８、９がエッチングされずに残存する。
【０１１５】
また、ダミーパターン７ｃは、回路を構成するものではなく、電気的に孤立した状態となる。
【０１１６】
図２０はこの工程を終了した後の平面図であり、先の図１７は図２０のA−A線に沿う断面図に相当する。なお、図２０では、ダミーパターン７ｃの配置を見易くするために、シリコン基板１とダミーパターン７ｃ以外の要素については省略している。
【０１１７】
図２０に示されるように、ダミーパターン７ｃは回路領域Iを囲うように閉じた矩形状の平面形状を有する。
【０１１８】
次いで、図１８に示すように、HSQ等の使用すべき絶縁性材料２０の体積を予め計量しておき、その体積分の絶縁性材料２０を容器１１０内に入れる。
【０１１９】
そして、絶縁性材料２０の流れをダミーパターン７ｃで堰止しながら、ダミーパターン７ｃで囲まれた領域のみに絶縁性材料２０を滴下して塗布する。
【０１２０】
使用すべき絶縁性材料２０の体積は、ダミーパターン７ｃで囲まれた領域において、ゲート電極７ａと局所配線７ｂが絶縁性材料２０により覆われるのに必要な体積である。
【０１２１】
本実施形態のようにダミーパターン７ｃを閉じた矩形状にすることで、ダミーパターン７ｃで囲まれた領域での体積を簡単に算出でき、必要な絶縁性材料２０を容易に計量できる。
【０１２２】
この後は、第１実施形態で説明した図５〜図１２の工程を行う。このうち、ゲート電極７ａの全体をシリサイド化する工程（図９）では、ダミーパターン７ｃの全体もシリサイド化され、ゲート電極７ａと同じニッケルシリサイドによりダミーパターン７ｃが構成されることになる。
【０１２３】
以上により、図１９に示す本実施形態に係る半導体装置の基本構造が完成する。
【０１２４】
本実施形態のようにダミーパターン７ｃを設け、該ダミーパターン７ｃにより絶縁性材料２０の流れを堰止することで、絶縁性材料２０を無駄に使用することが防がれ、半導体装置の製造コストを更に安価にすることができる。
【０１２５】
更に、ダミーパターン７ｃの平面形状を閉じた形にすることで、ダミーパターン７ｃで囲まれた領域内で必要となる絶縁性材料２０の体積を容易に算出できる。
【０１２６】
なお、この例では、第１実施形態に対してダミーパターン７ｃを適用したが、第２実施形態に対してダミーパターン７ｃを適用してもよい。
【図面の簡単な説明】
【０１２７】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１４】図１４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１７】図１７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１８】図１８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１９】図１９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２０】図２０は、本発明の第３実施形態に係る半導体装置の製造途中の平面図である。
【符号の説明】
【０１２８】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、５…ゲート絶縁膜、７…ポリシリコン、７ａ…ゲート電極、７ｂ…局所配線、７ｃ…ダミーパターン、８…第１キャップ膜、９…第２キャップ膜、１１…ソース／ドレインエクステンション、１３…サイドウォール用絶縁膜、１５…絶縁性サイドウォール、１７…ソース／ドレイン領域、１８…金属シリサイド層、２０…絶縁性材料、２１…絶縁膜、２１ａ…溝、２２…高融点金属膜、２３…高融点金属膜、２５…導電性プラグ、３０…可撓性シート、１００…鋳型、１００ａ…突起、１０５…ローラ。
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置が備えるMIS(Metal Insulator Semiconductor)トランジスタのゲート電極は、ポリシリコンから構成されるのが一般的である。
【０００３】
しかしながら、ポリシリコンよりなるゲート電極には、ゲート絶縁膜との界面に空乏層が生じてゲート絶縁膜の実効膜厚が増加し、動作速度の低下といった電気的特性の劣化が起こるという問題がある。
【０００４】
そのような問題を解決すべく、ゲート電極の全体をシリサイド化し、ゲート電極の空乏化を抑制するフルシリサイドゲート電極が従来から提案されている。
【０００５】
シリサイド化技術自体は、ソース／ドレイン領域上にシリサイド層を自己整合的に形成するプロセスとして既に確立されているので、フルシリサイドゲート電極は既存のプロセスで容易に作製され得る。また、ゲート電極の全体をシリサイド化すると、ゲート電極と同じプロセスで形成される素子分離絶縁膜上の局所配線もその全体がシリサイド化されるので、局所配線が低抵抗化されるという付加的な利点も得られる。
【０００６】
ところで、ゲート電極の高さは、ソース／ドレイン領域に形成されるシリサイド層の厚さよりも高いので、ソース／ドレイン領域にシリサイド層を形成する工程においてゲート電極の全体をシリサイド化するのが困難である。
【０００７】
そのため、通常は、ソース／ドレイン領域のシリサイド層とは別工程でゲート電極の全体をシリサイド化する。
【０００８】
シリサイド化の方法としては、例えば、シリコンよりなるゲート電極を絶縁膜で覆った後、その絶縁膜をCMPにより研磨することによりゲート電極の上面を絶縁膜から露出させ、その上面に高融点金属層を形成し、該高融点金属層を加熱してゲート電極のシリコンと反応させる方法がある。
【０００９】
しかしながら、ゲート電極が半導体基板において占める面積の割合は非常に小さいため、CMPの終点検出は難しく、研磨をゲート電極の上面で正確に終了するのは極めて困難である。
【００１０】
また、ゲート電極の配置に粗密差があると、配置が疎な領域でゲート電極が過剰に研磨されるディッシングという現象が発生し、ゲート電極の高さが基板面内でばらついてしまうという問題が発生する。
【００１１】
更に、CMP法を用いたのでは、高価なCMP装置によって半導体装置の製造コストが上昇してしまう。
【００１２】
なお、本発明に関連する技術が次の特許文献１〜４に開示されている。
【特許文献１】特開平１１−８２４０号公報
【特許文献２】特開平７−２２１００６号公報
【特許文献３】特許第３４２０５９０号明細書
【特許文献４】特許第３１４６７８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極を覆うように液状の絶縁性材料を塗布する工程と、前記絶縁性材料に押圧部材を押し当てることにより、前記ゲート電極の上方の該絶縁性材料を押し流す工程と、前記絶縁性材料を硬化して絶縁膜にする工程と、前記硬化の後、前記ゲート電極上に高融点金属膜を形成する工程と、前記高融点金属膜をアニールすることにより、前記ゲート電極の全体をシリサイド化する工程とを有する半導体装置の製造方法が提供される。
【００１５】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、前記ゲート電極の横の前記半導体基板上に形成され、溝を備えた塗布型の絶縁膜とを有する半導体装置が提供される。
【００１６】
そして、本発明の他の観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、前記半導体基板の上に形成され、前記ゲート電極を囲うダミーパターンと、前記半導体基板において前記ダミーパターンで囲まれた領域に形成された塗布型の絶縁膜とを有する半導体装置が提供される。
【００１７】
次に、本発明の作用について説明する。
【００１８】
本発明では、液状の絶縁性材料に押圧部材を押し当てることにより、ゲート電極の上方の絶縁性材料を押した後、その絶縁性材料を硬化させて絶縁膜にする。これによれば、絶縁膜に対してCMPを行わなくても、絶縁膜からゲート電極の上面を露出させ、ゲート電極の全体をシリサイド化することができる。そのため、CMPを用いた場合のようなディッシングが発生しないと共に、CMP装置が不要となる分だけ半導体装置の製造コストを安価にすることができる。
【発明の効果】
【００１９】
本発明によれば、液状の絶縁性材料に押圧部材を押し当てることにより絶縁膜からゲート電極の上面を露出させるため、絶縁膜に対するCMPが不要となる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２１】
（１）第１実施形態
図１〜図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。これらの図では、トランジスタ等の素子が形成される回路領域Iと、ダイシングによりチップに個片化する際の境界となるスクライブ領域IIとを併記する。
【００２２】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２３】
まず、シリコン（半導体）基板１に素子分離用の溝を形成し、その溝に素子分離絶縁膜２として酸化シリコン膜をCVD(Chemical Vapor Deposition)法により形成する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００２４】
その後に、素子分離絶縁膜２で囲まれた活性領域にp型不純物をイオン注入し、pウェル３を形成する。
【００２５】
次に、図１（ｂ）に示すように、シリコン基板１の表面を熱酸化する。これにより、厚さ約２nmの熱酸化膜よりなるゲート絶縁膜５が形成される。
【００２６】
なお、熱酸化膜に変えて、実効膜厚の増大に有利な高誘電体膜、例えばハフニウムシリケート膜をゲート絶縁膜５として形成してもよい。
【００２７】
なお、Mo、W、Hf、Zr、Ti、Ta、Nb、V、Cr、Ni、Pd、Pt、Co、Rh、Ir、Fe、Ru、Mn、Cu、Al、Mg、Os、Tc、Re、Ru、Y及びLaを含むランタノイド又はアクチノイドのいずれかの純金属Mよりなる膜、或いはこの純金属Mの酸化物（MxOy）、窒化物（MxNy）、炭化物（MxCy）、若しくはこれらの混合物（MxOyNzCα:x, y, z,αは０を含む）よりなる膜をゲート絶縁膜５上に形成してもよい。
【００２８】
次いで、このゲート絶縁膜５の上に、CVD法でポリシリコン膜７を厚さ約１００nmに形成する。
【００２９】
更に、ポリシリコン膜７の上に、第１キャップ膜８としてCVD法により厚さ約２０nmの酸化シリコン膜を形成する。第１キャップ膜８は、高融点金属との間でシリサイド化反応が起きない膜でもよく、窒化シリコン膜であってもよい。
【００３０】
そして、この第１キャップ膜８の上に、該第１キャップ絶縁膜８とエッチング選択性のある膜、例えばポリシリコン膜を第２キャップ膜９として形成する。
【００３１】
第２キャップ膜９はポリシリコン膜に限定されない。例えば、SiGe等のシリコン化合物で第２キャップ膜９を構成してもよい。
【００３２】
なお、これら第１、第２キャップ膜８、９は必須ではなく、場合によっては省いてもよい。
【００３３】
続いて、図２（ａ）に示すように、フォトリソグラフィとドライエッチングにより各膜７〜９をパターニングする。
【００３４】
これにより、回路領域Iの活性領域には、パターニングされたポリシリコン膜７よりなるゲート電極７ａと、第１、第２キャップ膜８、９との積層体が形成される。そして、回路領域Iの素子分離絶縁膜２上では、パターニングされたポリシリコン膜７よりなる局所配線７ｂと、第１、第２キャップ膜８、９との積層体が形成される。
【００３５】
この後に、ゲート電極７ａをマスクにしながらシリコン基板１にn型不純物をイオン注入することにより、ゲート電極７ａの横のシリコン基板１にn型ソース／ドレインエクステンション１１を形成する。
【００３６】
次いで、図２（ｂ）に示すように、シリコン基板１の上側全面にサイドウォール用絶縁膜１３を形成する。サイドウォール用絶縁膜１３としては、例えばCVD法により形成された酸化シリコン膜又は窒化シリコン膜が形成される。或いは、酸化シリコン膜と窒化シリコン膜との積層膜をサイドウォール用絶縁膜１３として形成してもよい。
【００３７】
そして、図３（ａ）に示すように、サイドウォール用絶縁膜１３をエッチバックしてゲート電極７ａと局所配線７ｂのそれぞれの横に絶縁性サイドウォール１５として残す。
【００３８】
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
【００３９】
まず、絶縁性サイドウォール１５とゲート電極７ａとをマスクにして、シリコン基板１にn型不純物をイオン注入し、ゲート電極７ａの横のシリコン基板１にn型のソース／ドレイン領域１７を形成する。
【００４０】
更に、シリコン基板１の上側全面にスパッタ法でニッケル層等の高融点金属層を形成する。そして、その高融点金属層をアニールしてソース／ドレイン領域１７におけるシリコンと反応させ、金属シリサイド層１８を形成する。
【００４１】
このように金属シリサイド層１８を形成すると、ポリシリコンよりなる第２キャップ膜９もシリサイド化されるが、ゲート電極７ａと局所配線７ｂのシリサイド化は第１キャップ膜８により阻止される。従って、本工程では、第１キャップ膜８によりゲート電極７ａと局所配線７ｂのシリサイド化を防止しつつ、ソース／ドレイン領域１７に金属シリサイド層１８を選択的に形成することができる。
【００４２】
続いて、図４に示すように、ゲート電極７ａと局所配線７ｂとを覆うようにしてシリコン基板１の上側全面に絶縁性材料２０として液状のHSQ(hydro-silsesquioxane)を塗布する。
【００４３】
絶縁性材料２０はHSQに限定されず、液状から硬化する材料を絶縁性材料２０として使用し得る。例えば、ポリイミド、エポキシ樹脂、及びポリシラザンのいずれかを絶縁性材料２０として用いてもよい。
【００４４】
但し、後でゲート電極７ａの全体をニッケルでシリサイド化する工程では熱処理温度が４００℃程度必要となるので、材料の耐熱性を考慮すると、耐熱性が５００℃程度の材料を絶縁性材料２０として使用するのが好ましい。既述のシリコンをベースとしたHSQは、５００℃程度の温度に耐え得るので、好適な材料の一つである。
【００４５】
また、硬化の仕方も特に限定されず、溶媒揮発による硬化、ゾルゲル反応による硬化、熱硬化、及び紫外線照射硬化のいずれかで硬化する液状の材料を絶縁性材料２０として用いることができる。
【００４６】
ところで、塗布した時点では絶縁性材料２０は液状のままであり、下地の起伏を反映した凹凸が絶縁性材料２０の表面に現れる。絶縁性材料２０の厚さは下地の形状に依存し、上面が広い凸パターンの上では上面が狭い凸パターンの上におけるよりも絶縁性材料２０が厚く形成される。
【００４７】
例えば、上面が狭い右側のゲート電極７ａの上では絶縁性材料２０の厚さは３nm程度以下の厚さとなるが、上面が広い左側のゲート電極７ｂの上では１０nm程度の厚さとなる。特に、一辺の長さが１μmよりも広い凸パターンの上面でこのような絶縁性材料２０の厚膜化が顕著となる。
【００４８】
このようにゲート電極７ａの上で厚く形成された絶縁性材料２０は、後の工程でゲート電極７ａをシリサイド化するのを阻害してしまう。
【００４９】
そこで、次の工程では、図５に示すように、絶縁性材料２０に鋳型１００のキャビティ１００ｃ側を押し当てることにより、ゲート電極７ａと局所配線７ｂのそれぞれの上方の絶縁性材料２０を押し流す。
【００５０】
これにより、絶縁性材料２０の表面の平坦化を、ゲート電極７ａの上面の幅に依存せずに行うことができる。
【００５１】
鋳型１００を押し当てる圧力は、第２キャップ膜９上から絶縁性材料２０が排除されるのに必要な圧力、例えば垂直圧力にして０．１MPa程度が好ましい。
【００５２】
その鋳型１００には、スクライブ領域IIの素子分離絶縁膜２に当たる突起１００ａが設けられる。
【００５３】
その突起１００ａの高さHは、ゲート絶縁膜５、ゲート電極７ａ、及び第１、第２キャップ膜８、９の合計膜厚に等しい。このような高さHにすることで、押圧時における鋳型１００とシリコン基板１との平行性を保ちながら、ゲート電極７ａと局所配線７ｂに鋳型１００から過度の圧力が印加されるのが防止されると共に、ゲート電極７ａと局所配線７ｂのそれぞれの上面から絶縁性材料２０を効率的に押し流すことができる。
【００５４】
なお、第１、第２キャップ膜８、９を省く場合は、突起１００ａの高Hさをゲート電極７ａとゲート絶縁膜５の合計の高さに等しくすることで、ゲート電極７ａ上の絶縁性材料２０を鋳型１００で効果的に押し出すことができる。
【００５５】
ここで、押圧時に突起１００ａが接触する部分に回路等が形成されていると、回路が破壊されてしまうので、本実施形態のように回路が形成されていないスクライブ領域IIに突起１００ａが当たるようにするのが好ましい。
【００５６】
また、この例では、スクライブ領域IIに素子分離絶縁膜２が形成されているが、素子分離絶縁膜２が存在せずにシリコン基板１が露出している部分のスクライブ領域に突起１００ａが当たるようにしてもよい。
【００５７】
更に、回路領域Iにおいて回路が形成されていない空き領域に突起１００ａが当たるようにしてもよい。
【００５８】
鋳型１００の材料としては例えばステンレスを使用することができる。ステンレスに代えて、石英、シリコン、シリコンカーバイド、合成ダイヤモンドのいずれかで鋳型１００を構成してもよい。特に、後述する硬化プロセスに光照射を用いる場合には、使用する光を透過させる目的で、石英などの透過性材料で鋳型１００を構成するのが好ましい。
【００５９】
また、鋳型１００の表面にテフロン（デュポン社の登録商標）等のフルオロカーボン樹脂よりなる薄膜を形成してもよい。これにより、液状の絶縁性材料２０が鋳型１００の表面と高い接触角で接するようになり、絶縁性材料２０の離型性が向上する。
【００６０】
本実施形態では、このようにして鋳型１００を絶縁性材料２０に押し当てた状態で、絶縁性材料２０に対して熱処理を行うことにより、絶縁性材料２０を構成するHSQをキュア（硬化）する。そのキュアの条件は特に限定されないが、例えば基板温度を約１４０℃から徐々に上げ２２５℃に達しさせ、処理時間を約３分とする。
【００６１】
キュアを終了した後は、絶縁性材料２０に残存する溶媒成分を完全に揮発させるために、ベークと呼ばれる熱処理を絶縁性材料２０に対して行う。
【００６２】
ベークは、鋳型１００を押し当てた状態で行ってもよいし、鋳型１００を外した状態で行ってもよい。
【００６３】
鋳型１００を押し当てた状態でベークを行うと、キュアによって定まった絶縁性材料の２０外形を維持し易くなる。その場合、キャビティ１００ｃから鋳型１００の外部に通じる細孔１００ｂを突起１００ａに設け、絶縁性材料２０から揮発した溶媒成分を細孔１００ｂから鋳型１００の外に逃がすのが好ましい。これにより、鋳型１００の内部に溶媒成分が滞留するのが防止され、ベークの効率が向上する。
【００６４】
一方、鋳型１００を外した状態でベークを行うと、絶縁性材料２０の溶媒成分を外に逃がしやすくすることができる。
【００６５】
ベークの条件は特に限定されないが、本実施形態では基板温度を４５０℃として約３０分間ベークを行う。
【００６６】
ベークを終了すると、図６に示すように、硬化した絶縁性材料２０よりなる塗布型の絶縁膜２１を得ることができる。
【００６７】
その絶縁膜２１には、スクライブ領域IIに当接していた突起１００ａに対応した溝２１ａが形成される。
【００６８】
本実施形態のように鋳型１００を用いて形成された絶縁膜２１の上面の平坦性は極めて良好である。例えば、単にスピンコートのような塗布法で絶縁膜２１を形成したのでは、ゲート電極７ａ等を反映して絶縁膜２１の表面に高さが１０nmよりも高い凸部が形成されるのが普通である。これに対し、本実施形態のように鋳型１００を用いると、絶縁膜２１の上面に形成される凸部の高さを１０nm以下に抑えることができると共に、ゲート電極７ａや局所配線７ｂの上方から絶縁膜２１を排除することができる。
【００６９】
但し、このように鋳型１００を押し当てても、キャップ膜９の上面から絶縁性材料２０が排除されず、キャップ膜９の上面に絶縁膜２１が薄く形成されることがある。このようにキャップ膜９上に絶縁膜２１が残存していると、次の工程でキャップ膜９をエッチングするのが困難となる。
【００７０】
そのため、絶縁膜２１をフッ酸水溶液に曝すことで、絶縁膜２１の表面を僅かにウエットエッチングし、キャップ膜９の表面を確実に露出させるのが好ましい。なお、ウエットエッチングに代えて、ドライエッチングにより絶縁膜２１をエッチングするようにしてもよい。
【００７１】
次に、図７に示すように、第２キャップ膜９と第１キャップ膜８をこの順に選択性のエッチングによりエッチングして除去する。
【００７２】
このうち、ポリシリコンよりなる第２キャップ膜９はドライエッチングにより除去され、例えばCl2ガスがエッチングガスとして使用される。或いは、アルカリ性のエッチング液によって第２キャップ膜９をウエットエッチングして除去してもよい。そのようなエッチング液としては、ヒドラジン、テトラメチルアンモニウム(TMAH)、及びKOHのいずれかが使用される。但し、HSQを用いる場合は、エッチングが第１キャップ膜８にも若干進行してエッチング選択比が低くなるため、エッチングプロセスの制御をするのが好ましい。
【００７３】
ここで、図６の工程において第２キャップ膜９上の不要な絶縁膜２１を予め除去しておいたので、絶縁膜２１によってこのドライエッチングが阻害されるのを防止できる。
【００７４】
また、酸化シリコンよりなる第１キャップ絶縁膜８は、ドライエッチングにより除去され、例えばCF4、NF3等の少なくもFを含有するエッチングガスが使用される。これに代えて、フッ酸水溶液を用いたウエットエッチングにより第１キャップ絶縁膜８を除去してもよい。
【００７５】
このエッチングでは、第１キャップ絶縁膜８よりも絶縁膜２１が選択的にエッチングされないように、エッチングプロセスの制御をするのが好ましい。このエッチングを終了後の絶縁膜２１の厚さは、後述のゲート電極７ａに対するシリサイド化工程（図９）において、金属シリサイド層１８のシリサイド化反応が防止できる厚さであればよく、高さH（図５参照）からシリサイド反応抑制厚さ（数nm）を差し引いた厚さ以下であればよい。
【００７６】
また、上記のようなフッ酸を含有する水溶液を用いたウエットエッチングや、フッ素を含有するエッチングガスを用いたドライエッチングで第１キャップ絶縁膜８をエッチングすることにより、ゲート電極７ａと局所配線７ｂのそれぞれの上面がフッ酸水溶液やフッ素含有ガスに曝され、該上面に形成されている自然酸化膜も同時にエッチングされて、ゲート電極７ａと局所配線７ｂの清浄面が露出することになる。
【００７７】
続いて、図８に示すように、ゲート電極７ａ、局所配線７ｂ、及び絶縁膜２１のそれぞれの上に、スパッタ法により高融点金属膜２２としてニッケル膜を厚さ約６０nmに形成する。
【００７８】
なお、高融点金属膜２２はニッケルに限定されない。高融点金属膜２２としては、Ti、Co、Ni、Pd、Pt、Fe、Au、Ag、Rh、及びIrのいずれかの膜を形成し得る。
【００７９】
次に、図９に示すように、高融点金属膜２２をアニールすることにより、ポリシリコンよりなるゲート電極７ａと局所配線７ｂのそれぞれを高融点金属膜２２と反応させてシリサイド化する。この結果、ゲート電極７ａと局所配線７ｂの全体がシリサイド化してニッケルシリサイドとなる。そのアニールは、例えば、２５０℃〜４５０℃の基板温度で約２分間行われる。
【００８０】
ここで、絶縁膜２１は、シリサイド化させたくない部分を保護する役割を担っており、例えば絶縁膜２１上の高融点金属膜２２はシリサイド化しない。
【００８１】
次いで、図１０に示すように、絶縁膜２１の上で未反応となっている高融点金属膜２２をウエットエッチングにより除去する。この場合、エッチング液としては例えば硫酸(H2SO4)が使用される。
【００８２】
そして、ゲート電極７ａと局所配線７ｂのそれぞれに対して再びアニールを行うことにより、ゲート電極７ａと局所配線７ｂを構成するニッケルシリサイドを低抵抗の相に変質させる。
【００８３】
ここまでの工程により、ゲート電極７ａ、ゲート絶縁膜５、及びソース／ドレイン領域１７等で構成されるMISトランジスタTRが完成する。
【００８４】
このうち、ゲート電極７ａは、その全体がシリサイド化しているため、ポリシリコンゲートのような空乏層がゲート絶縁膜５との界面に形成されない。これにより、ゲート絶縁膜５の実効膜厚が厚くなるのが防止され、ポリシリコンゲートを用いた場合よりも動作速度を向上させることができる。
【００８５】
また、ゲート絶縁膜５としてハフニウムシリケート膜のような高誘電体膜を使用すると、ゲート絶縁膜５の薄い実効膜厚を維持しながら、熱酸化膜を使用する場合よりも物理的な膜厚を厚くすることができ、ゲート−基板間のリーク電流を抑制することができる。
【００８６】
更に、ゲート電極７ａと同時に局所配線７ｂもその全体がシリサイド化されるため、局所配線７ｂの低抵抗化も図ることができる。
【００８７】
次に、図１１に示すように、ゲート電極７ａ、局所配線７ｂ、及び絶縁膜２１のそれぞれの上に、CVD法により酸化シリコン膜を形成し、その酸化シリコン膜を層間絶縁膜２３とする。
【００８８】
その層間絶縁膜２３は、絶縁膜２１の溝２１ａ内にも形成される。
【００８９】
また、層間絶縁膜２３の上面の凹凸が大きい場合は、CMPにより層間絶縁膜２３を平坦化してもよい。
【００９０】
続いて、図１２に示すように、フォトリソグラフィとドライエッチングにより絶縁膜２１、２３をパターニングし、ソースドレイン領域１７の上のこれらの絶縁膜にコンタクトホールを形成する。
【００９１】
そして、チタン膜、窒化チタン膜、及びタングステン膜でそのコンタクトホールを埋め込み、これらの膜で構成される導電性プラグ２５を形成する。
【００９２】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００９３】
本実施形態では、図７に示したように、ゲート電極７ａと局所配線７ｂのそれぞれの上面を絶縁膜２１から露出させ、図９の工程でこれらゲート電極７ａと局所配線７ｂの全体をシリサイド化した。
【００９４】
その絶縁膜２１は、図５を参照して説明したように、液状の絶縁性材料２０に鋳型１００を押し当てた後、その絶縁性材料２０を硬化して形成される。
【００９５】
これによれば、ゲート電極７ａや局所配線７ｂの上面を絶縁膜２１から露出させるためのCMPが不要となるので、CMP装置やCMPプロセスの分だけ製造コストを安価にすることができる。
【００９６】
更に、本実施形態のように鋳型１００で絶縁膜２１を平坦化する方法では、CMPにおけるディッシングのようなパターンの粗密に依存するプロセスバラつきを防止できるので、ゲート電極７ａや局所配線７ｂが削れることがなく、ゲート電極７ａや局所配線７ｂの高さを基板面内で均一にすることができる。
【００９７】
（２）第２実施形態
第１実施形態では、図５で説明したように、液状の絶縁性材料２０を平坦化する押圧部材として鋳型１００を用いた。
【００９８】
これに対し、本実施形態では、その押圧部材として以下のような可撓性シートを用いる。
【００９９】
図１３〜図１６は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１００】
本実施形態では図１〜図４の工程を行った後、図１３に示すように、ポリイミドフィルムのような可撓性シート３０を絶縁性材料２０に押し当て、該可撓性シート３０をローラ１０５で押し広げて平坦にする。
【０１０１】
第２キャップ膜９上の不要な絶縁性材料２０は、その上をローラ１０５が通過する際に第２キャップ９上から押し出される。そして、ローラ１０５が通過した後の第２キャップ膜９上には可撓性シート３０が密着し、第２キャップ膜９上に再び絶縁性材料２０が付着するのが防止される。
【０１０２】
このようにして可撓性シート３０をシリコン基板１の全面において平坦化すると、図１４のような断面構造となる。
【０１０３】
その可撓性シート３０は、その厚さを厚くすることで硬くすることができる。
【０１０４】
但し、可撓性シート３０が硬すぎると、絶縁性材料２０の上面の平坦性が向上する一方、ローラ１０５による伸展作業が難しくなる。平坦性と伸展作業のどちらを優先させるかによって可撓性シート３０の厚さは決定される。
【０１０５】
この後は、第１実施形態と同様に絶縁性材料２０に対してキュアとベークを行うことにより、図１５に示すように、絶縁性材料２０を硬化してなる絶縁膜２１を得る。
【０１０６】
なお、キュアやベークの熱処理は、絶縁性材料２０に可撓性シート３０が貼付された状態で行っても良いし、絶縁性材料２０から可撓性シート３０を剥がした状態で行ってもよい。
【０１０７】
この後は、第１実施形態で説明した図７〜図１２の工程を行うことにより、図１６に示すような本実施形態に係る半導体装置の基本構造を得る。
【０１０８】
以上説明した本実施形態によれば、図１３に示したように、ローラ１０５と可撓性シート３０を用いて、ゲート電極７ａと局所配線７ｂのそれぞれの上方の絶縁性材料２０を排除する。
【０１０９】
これによれば、CMPを用いる場合よりも絶縁膜２１の平坦化を低コストで行うことができると共に、CMPのようなディッシングも発生しない。
【０１１０】
更に、ゲート電極７ａや局所配線７ｂの幅に依存することなく、絶縁膜２１の平坦化を行うことができる。
【０１１１】
しかも、ローラ１０５が通った後には第２キャップ膜９上に可撓性シート３０が密着するため、第２キャップ膜９上に絶縁性材料２０が再付着し難くなる。これにより、図７のエッチング工程において、第２キャップ膜９上に再付着した絶縁性材料２０によって第１、第２キャップ膜８、９のエッチングが阻害されるのを抑制し易くなる。
【０１１２】
（３） 第３実施形態
図１７〜図１９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１、第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１１３】
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図１〜図３の工程を行うことにより、図１７に示す断面構造を得る。
【０１１４】
但し、本実施形態では、図２（ａ）の工程においてポリシリコン膜７をパターニングする際、スクライブ領域IIにダミーパターン７ｃを形成する。なお、そのダミーパターン７ｃの上には、第１、第２キャップ膜８、９がエッチングされずに残存する。
【０１１５】
また、ダミーパターン７ｃは、回路を構成するものではなく、電気的に孤立した状態となる。
【０１１６】
図２０はこの工程を終了した後の平面図であり、先の図１７は図２０のA−A線に沿う断面図に相当する。なお、図２０では、ダミーパターン７ｃの配置を見易くするために、シリコン基板１とダミーパターン７ｃ以外の要素については省略している。
【０１１７】
図２０に示されるように、ダミーパターン７ｃは回路領域Iを囲うように閉じた矩形状の平面形状を有する。
【０１１８】
次いで、図１８に示すように、HSQ等の使用すべき絶縁性材料２０の体積を予め計量しておき、その体積分の絶縁性材料２０を容器１１０内に入れる。
【０１１９】
そして、絶縁性材料２０の流れをダミーパターン７ｃで堰止しながら、ダミーパターン７ｃで囲まれた領域のみに絶縁性材料２０を滴下して塗布する。
【０１２０】
使用すべき絶縁性材料２０の体積は、ダミーパターン７ｃで囲まれた領域において、ゲート電極７ａと局所配線７ｂが絶縁性材料２０により覆われるのに必要な体積である。
【０１２１】
本実施形態のようにダミーパターン７ｃを閉じた矩形状にすることで、ダミーパターン７ｃで囲まれた領域での体積を簡単に算出でき、必要な絶縁性材料２０を容易に計量できる。
【０１２２】
この後は、第１実施形態で説明した図５〜図１２の工程を行う。このうち、ゲート電極７ａの全体をシリサイド化する工程（図９）では、ダミーパターン７ｃの全体もシリサイド化され、ゲート電極７ａと同じニッケルシリサイドによりダミーパターン７ｃが構成されることになる。
【０１２３】
以上により、図１９に示す本実施形態に係る半導体装置の基本構造が完成する。
【０１２４】
本実施形態のようにダミーパターン７ｃを設け、該ダミーパターン７ｃにより絶縁性材料２０の流れを堰止することで、絶縁性材料２０を無駄に使用することが防がれ、半導体装置の製造コストを更に安価にすることができる。
【０１２５】
更に、ダミーパターン７ｃの平面形状を閉じた形にすることで、ダミーパターン７ｃで囲まれた領域内で必要となる絶縁性材料２０の体積を容易に算出できる。
【０１２６】
なお、この例では、第１実施形態に対してダミーパターン７ｃを適用したが、第２実施形態に対してダミーパターン７ｃを適用してもよい。
【図面の簡単な説明】
【０１２７】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１４】図１４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１７】図１７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１８】図１８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１９】図１９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２０】図２０は、本発明の第３実施形態に係る半導体装置の製造途中の平面図である。
【符号の説明】
【０１２８】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、５…ゲート絶縁膜、７…ポリシリコン、７ａ…ゲート電極、７ｂ…局所配線、７ｃ…ダミーパターン、８…第１キャップ膜、９…第２キャップ膜、１１…ソース／ドレインエクステンション、１３…サイドウォール用絶縁膜、１５…絶縁性サイドウォール、１７…ソース／ドレイン領域、１８…金属シリサイド層、２０…絶縁性材料、２１…絶縁膜、２１ａ…溝、２２…高融点金属膜、２３…高融点金属膜、２５…導電性プラグ、３０…可撓性シート、１００…鋳型、１００ａ…突起、１０５…ローラ。
【特許請求の範囲】
【請求項１】
半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極を覆うように液状の絶縁性材料を塗布する工程と、
前記絶縁性材料に押圧部材を押し当てることにより、前記ゲート電極の上方の該絶縁性材料を押し流す工程と、
前記絶縁性材料を硬化して絶縁膜にする工程と、
前記硬化の後、前記ゲート電極上に高融点金属膜を形成する工程と、
前記高融点金属膜をアニールすることにより、前記ゲート電極の全体をシリサイド化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記押圧部材を押し当てる工程において、前記半導体基板側に突起が設けられた鋳型を前記押圧部材として用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記押圧部材を押し当てる工程において、該押圧部材として可撓性シートを用い、該可撓性シートをローラで押し広げて平坦にすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記絶縁性材料を塗布する工程の前に、前記ゲート電極を囲うダミーパターンを前記半導体基板上に形成する工程を更に有し、
前記絶縁性材料を塗布する工程において、前記ダミーパターンで囲まれた領域に前記絶縁性材料を塗布することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する工程において、該ゲート電極とキャップ膜との積層体を形成し、
前記高融点金属を形成する工程の前に、前記キャップ膜を除去することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、
前記ゲート電極の横の前記半導体基板上に形成され、溝を備えた塗布型の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、
前記半導体基板の上に形成され、前記ゲート電極を囲うダミーパターンと、
前記半導体基板において前記ダミーパターンで囲まれた領域に形成された塗布型の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項１】
半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極を覆うように液状の絶縁性材料を塗布する工程と、
前記絶縁性材料に押圧部材を押し当てることにより、前記ゲート電極の上方の該絶縁性材料を押し流す工程と、
前記絶縁性材料を硬化して絶縁膜にする工程と、
前記硬化の後、前記ゲート電極上に高融点金属膜を形成する工程と、
前記高融点金属膜をアニールすることにより、前記ゲート電極の全体をシリサイド化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記押圧部材を押し当てる工程において、前記半導体基板側に突起が設けられた鋳型を前記押圧部材として用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記押圧部材を押し当てる工程において、該押圧部材として可撓性シートを用い、該可撓性シートをローラで押し広げて平坦にすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記絶縁性材料を塗布する工程の前に、前記ゲート電極を囲うダミーパターンを前記半導体基板上に形成する工程を更に有し、
前記絶縁性材料を塗布する工程において、前記ダミーパターンで囲まれた領域に前記絶縁性材料を塗布することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する工程において、該ゲート電極とキャップ膜との積層体を形成し、
前記高融点金属を形成する工程の前に、前記キャップ膜を除去することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、
前記ゲート電極の横の前記半導体基板上に形成され、溝を備えた塗布型の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、全体がシリサイド化されたゲート電極と、
前記半導体基板の上に形成され、前記ゲート電極を囲うダミーパターンと、
前記半導体基板において前記ダミーパターンで囲まれた領域に形成された塗布型の絶縁膜と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００９−４９１６６（Ｐ２００９−４９１６６Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１３５０１（Ｐ２００７−２１３５０１）
【出願日】平成１９年８月２０日（２００７．８．２０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２０日（２００７．８．２０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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