【課題】ゲート長に依存することなく均一な組成のＦＵＳＩ構造を持つゲート電極を有するＭＩＳＦＥＴを得られるようにする。
【解決手段】第１のゲート電極１１４の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第１のサイドウォールスペーサ１０５Ａが形成されている。第１のゲート電極１１４よりもゲート長が大きい第２のゲート電極１１５の両端部も、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第２のサイドウォールスペーサ１０５Ｂが形成されている。 （もっと読む）

【課題】ゲート電極加工に位相シフトマスク、特にレベンソンマスクを用い、電流特性の変動を抑制した半導体装置及びその製造方法を提供する。
【解決手段】 本発明の１態様による半導体装置は、半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記第１のトランジスタの電流駆動能力と等しい電流駆動能力を有する第２のトランジスタと、前記第１のドレインと前記第２のソースとの間に設けられかつこれらを電気的に分離し、前記第１及び第２のゲート電極と平行に設けられた第３のゲート電極とを具備する。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】ＦＵＳＩ電極を備え、歩留まり良く製造できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート長方向に所定の間隔で配置され、全体がシリサイド化されたゲート電極４１ａと、素子分離領域２上に設けられ、ゲート長方向に間隔Ｃを空けて配置され、間隔Ｂを空けてゲート電極４１ａに隣接する配線４ａとを備えている。間隔Ｂおよび間隔Ｃは間隔Ａ以下となっている。 （もっと読む）

【課題】少ない工程数で製造することができ、低電圧で高速に動作するＴＦＴと、高電圧でも信頼性が確保できるＴＦＴとを備える半導体装置、半導体装置の製造方法、及び、電子装置を提供する。
【解決手段】絶縁基板上に、第一薄膜トランジスタと第二薄膜トランジスタとを備える半導体装置であって、上記第一薄膜トランジスタは、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有し、上記第二薄膜トランジスタは、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有し、上記第一絶縁膜は、第二半導体層よりも薄い半導体装置である。 （もっと読む）

【課題】３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。
【解決手段】３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。プリバッファ１５、スリーステート１６、およびレベルシフタ１０，１２，１３の一部回路（ＶＣＣ３で動作）で使用されるＭＯＳトランジスタは、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタよりも短いゲート長Ｌｇで形成されている。このように、ＭＯＳトランジスタのゲート酸化膜が同じであってもゲート長Ｌｇを短く形成することにより、電源電圧ＶＣＣ３で充分に高速動作させることが可能となる。 （もっと読む）

【課題】ディスプレイの表示品質を向上させることが可能な薄膜トランジスターを実現すること。
【解決手段】基板と、有機材料又はポリマー材料によって構成されたソース領域及びドレイン領域を含む薄膜トランジスターにおいて、各々の領域は、複数の横方向に延在する区画によって１つの端部で結合される複数の縦方向に延在する区画として形成され、前記ソース領域の縦方向に延在する区画はドレイン領域の縦方向に延在する区画と互いに組み合わされて間隔を置き、それによりソース領域とドレイン領域との間に蛇行形状の間隔を生じ、チャンネル領域を含む薄膜トランジスターは前記間隔の幅に等しいチャンネル長さ、及び前記蛇行形状の間隔の長さに延在するチャンネル幅を有する。 （もっと読む）

【課題】従来と比較して製造工程数を少なくすることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体層２０上にマスク膜７１を形成し、マスク膜７１をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＭＯＳトランジスタのオフセット領域４１及びバイポーラトランジスタのベース領域３１を形成する工程と、マスク膜７１を除去する工程と、半導体層２０上にマスク膜７２を形成し、マスク膜７２をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＤＭＯＳトランジスタのボディ領域５１を形成するとともに、ベース領域３１の不純物濃度を濃くする工程と、マスク膜７１を除去する工程と、を具備する。 （もっと読む）

【課題】半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子を得ること。
【解決手段】半導体基板１上に形成されたゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１と、ゲート構造１１の両側に形成される高濃度不純物拡散層からなるソース領域１５およびドレイン領域１６と、ソース領域１５とドレイン領域１６のゲート構造１１側に形成される低濃度不純物拡散層からなるエクステンション部１７と、ソース電極と、ドレイン電極と、を備え、ゲート電極とソース電極が接地された複数の電界効果型トランジスタによって構成されるマルチフィンガタイプの静電気放電保護素子において、ソース電極とゲート電極１３との間、およびドレイン電極とゲート電極１３との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域１８を備える。 （もっと読む）

【課題】パワーＭＯＳトランジスタ部分のＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタ部分の処理速度が速いパワーＩＣデバイス及びその製造方法を提供する。
【解決手段】チップ２ａの表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であり、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０は、チップ２ａの表面から垂直に穿孔されたトレンチ３と、トレンチ３内のゲート領域１１と、トレンチ３の横壁部分の反転チャンネル領域１２と、チップ２ａの表面層に設けられたソース領域１４と、チップ２ａの裏面層に設けられたドレイン領域１３とを有する。表層チャンネルＭＯＳトランジスタ２０は、反転チャンネル電流の方向が前記シリコン＜１１０＞結晶方向から−８°以上＋８°以下の方向となるように配設された反転チャンネル領域２２を有している。 （もっと読む）

絶縁物上半導体（ＳＯＩ）ウェハ（１０１）とともに用いることが好ましい半導体製造プロセス。ウェハの活性層（１０６）は２軸歪みであり、また第１の領域（１１０−１）と第２の領域（１１０−２）とを有する。第２の領域（１１０−２）をアモルファス化して、その歪み成分を変える。ウェハをアニールして、アモルファス半導体を再結晶化する。第１および第２のタイプのトランジスタ（１５０−１、１５０−２）を、第１の領域および第２の領域内にそれぞれ作製する。活性層の第３の領域（１１０−３）、あるいは第４の領域（１１０−４）を処理して、それらの歪み特性を変えても良い。犠牲の歪み構造（１３０）を、第３の領域を覆うように形成しても良い。歪み構造は圧縮であっても良い。ウェハのアニールを、歪み構造が所定の位置にある状態で行なう場合、その歪み特性が第３の活性層領域内に反映されても良い（１１０−３）。第４の活性層領域（１１０−４）のアモルファス化を、トランジスタ歪みの幅方向に平行に進み一軸応力を幅方向に生成するストライプ状に行なっても良い。
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トランジスタ回路を実現する方法は、第１のトランジスタおよび第２のトランジスタを並列に接続することを含む。第１のトランジスタは、逆短チャネル効果から生じるトランジスタの閾値電圧特性のピークに対応するチャネル長を有し、第２のトランジスタはより長いチャネル長を有するのでより低い閾値電圧を有する。このように逆短チャネル効果を利用することにより、改善された線形性を示す「複合」トランジスタ回路の実現が可能になる。
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【課題】従来の送信回路は、外部より混入するノイズによって差動信号によって生成されるデータ信号にノイズが発生する問題があった。
【解決手段】本発明にかかる送信回路は、出力端子と電源端子との間に逆流防止素子Ｄ１〜Ｄ４が接続される第１、第２の駆動回路１１、１２と、第１、第２の駆動回路１１、１２の出力を制御する制御回路１３とを有する送信回路であって、制御回路１３は、第１、第２の駆動回路１１、１２が第１又は第２の論理レベルを出力する第１の状態から、第１、第２の駆動回路１１、１２が第１、第２の論理レベルの中間レベルを出力する第２の状態に移行する間に、逆流防止素子Ｄ１〜Ｄ４を介して前記第１、第２の駆動回路に貫通電流が流れる第３の状態に第１、第２の駆動回路１１、１２を制御するものである。 （もっと読む）

【課題】ＳＴＩストレスによるトランジスタの特性の劣化を防止できるようにする。
【解決手段】半導体基板１０にＳＴＩ領域３０に囲まれて形成された第１の活性領域１１ｐ及び該第１の活性領域１１ｐの上に形成されたゲート電極２０を有するｐ型ＭＩＳＦＥＴと、半導体基板１０に第１の活性領域１１ｐと間隔をおいて形成され、ｐ型ＭＩＳＦＥＴに基板電位を印加するｎ型基板電位印加領域１５と、第１の活性領域１１ｐとｎ型基板電位印加領域１５との間に形成され、ＳＴＩ領域３０により第１の活性領域１１ｐと絶縁された第１のｐ側ダミー活性領域２５とを備えている。第１のｐ側ダミー活性領域２５における第１の活性領域１１ｐのゲート幅方向の長さは、第１の活性領域１１ｐのゲート幅方向の長さが小さい程大きくなるように設定されている。 （もっと読む）

【課題】電力損失を低減し得る半導体保護回路を提供する。
【解決手段】本実施形態に係る入力保護回路２０では、入力パッドＰadと通信制御回路５０との間に介在するスイッチ部２１により、入力パッドＰadに入力される入力電圧Ｖinが少なくとも入力を予定する信号電圧αの最大値Ｖsig-max以下である場合には、入力パッドＰadと通信制御回路５０との導通を維持するので、入力保護抵抗２７等が介在することなく、信号電圧αの降下を抑制することが可能となる。これにより、例えば、外部の通信バスから供給される電力をこのような信号ラインＳＬに重畳させて、当該通信用ＬＳＩ１０の駆動電力を当該信号ラインＳＬから受け取る場合においても、入力保護抵抗２７による電圧降下を防止できる。したがって、電力損失を低減することができる。 （もっと読む）

【課題】ＳＯＩ基板上に配設され、入出力回路部の電源電圧がコア回路部の電源電圧よりも高い半導体集積回路装置において、入出力回路部を構成するＭＯＳトランジスタの基板浮遊効果に起因する特性低下を防止した半導体集積回路装置を提供する。
【解決手段】トランジスタＰ１１のフィンガー長ａ１は、トランジスタＰ１のフィンガー長Ａ１よりも長く、トランジスタＮ１１のフィンガー長ｂ１は、トランジスタＮ１のフィンガー長Ｂ１よりも長い。トランジスタＮ１１のフィンガー長ｂ１は、トランジスタＰ１のフィンガー長Ａ１よりも短く、ａ１＞Ａ１＞ｂ１＞Ｂ１となっている。Ｉ／Ｏ部１０１とロジック回路部１０２との関係においては、同じ導電型のＭＯＳトランジスタでは、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定されている。 （もっと読む）

【課題】ＳＣＲＣ方式を採用しつつ、ドライバや配線を配置するためのレイアウト面積の増加を回避して小型のチップサイズを実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、接地電位ＶＳＳを供給するメイン接地線Ｌ２と、ＰＭＯＳトランジスタＰ１、ＰＰ２と、ＰＭＯＳトランジスタＰ１、Ｐ２の各ソースの間に接続され一方の側の接続ノードにメイン電源線Ｌ１が接続されるとともに他方の側の接続ノードにサブ電源電位ＶＣＴを発生するＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ１、Ｎ２の各ソースの間に接続され一方の側の接続ノードにメイン接地線Ｌ２が接続されるとともに他方の側の接続ノードにサブ接地電位ＶＳＴを発生するＮＭＯＳトランジスタＮ３を備えて構成される。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上することのできる技術を提供する。
【解決手段】ゲート電極４ａの側壁にサイドウォール６ａが形成され、ゲート電極４ｂの側壁にサイドウォール６ｂが形成されている。これらゲート電極４ａ、４ｂを覆うように基板１の主面上に酸化膜を堆積する。次いで、基板１の表面が露出するまで異方性エッチングを用いた後、等方性エッチングを用いて、ゲート電極４ｂ上の一部に前記酸化膜からなるキャップ膜８ｃを形成すると共に、ゲート電極４ａの側壁に前記酸化膜からなるサイドウォール８ａおよびゲート電極４ｂの側壁に前記酸化膜からなるサイドウォール８ｂを形成する。 （もっと読む）

【課題】各々マルチフィンガー構造を有するｐチャネル及びｎチャネルの両トランジスタの性能を向上することのできる半導体装置を提供する。
【解決手段】半導体装置において、ｎチャネルトランジスタの複数のゲートは、第１領域Ａｎの一辺にそのゲート幅方向が平行となるように配置され、ｐチャネルトランジスタの複数のゲートは、第２領域Ａｐの一辺に対してそのゲート幅方向が４５度の傾きを有するように配置されている。第２領域Ａｐに配置されるｐチャネルトランジスタの最大ゲート幅と複数のゲート間のピッチとの比率は、第２領域に生じる無効領域の割合に応じて設定されている。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタのチャネル領域形成の精度を向上させる。他の素子（ＭＯＳトランジスタ）と混載する場合において、各素子の特性を損なわない半導体装置及びその製造方法を提供する。
【解決手段】第１のポリシリコン層６をマスクとしてイオン注入し、自己整合的にボディ層８を形成する。次に、第１のポリシリコン層６を含めた半導体基板１の表面にポリシリコン層１２を例えばＣＶＤ法で形成する。次に、ポリシリコン層１２をエッチバックし、第１のポリシリコン層６の少なくとも側壁に、ゲート電極の一部となる第２のポリシリコン層１３を形成する。第２のポリシリコン層１３の側面をマスクとしてボディ層８にイオン注入し、自己整合的にソース領域２３を形成する。このようにボディ層８とソース領域２３の両者を自己整合的に形成し、第２のポリシリコン層１３の幅でチャネルの長さを調節する。 （もっと読む）