半導体集積回路及びデータ処理システム
【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光照射による誤動作を抑制することができる半導体集積回路及びデータ処理システムに関し、例えばＩＣカード用のマイクロコンピュータなどに利用して有効な技術に関する。
【背景技術】
【０００２】
ユーザ認証などに用いられるＩＣカード用のマイクロコンピュータ（セキュリティマイコンとも称する）に格納されている機密情報の取得や改ざんを目的として、意図的に生じさせたマイクロコンピュータの誤動作を利用して攻撃する故障利用攻撃という手法がある。誤動作を引き起こす要因としては、異常電圧、異常周波数クロックの印加等があるが、レーザ照射による攻撃は局所的な部位に故障を引き起こすことが可能なため、故障利用攻撃の中でも最も脅威であるといえる。近年、レーザ攻撃への対策の重要性は高まっており、セキュリティマイコンにはレーザ照射への対策回路が実装されている。レーザ照射への対策の一つとして、レーザ照射を検出する光検出器を挙げることができる。ただし、局所的なレーザ照射を検出するためにはチップ上に多数の検出器を搭載する必要があり、小型で検出感度の良い検出器が望まれる。
【０００３】
特許文献１にはｎｐｎｐによるサイリスタ構造の光検出素子を採用した半導体集積回路が示される。特許文献２にはリセット信号を生成するリセット回路の入力ラインとグランドラインの間に複数個のＭＯＳトランジスタを接続し、夫々のＭＯＳトランジスタのゲートに光検出素子の出力端子を接続した回路構成が示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９８７００号公報
【特許文献２】特開２００４−２０６６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｎｐｎｐによるサイリスタ構造の光検出素子を採用する場合には光検出素子それ自体が大きく、光検出素子の配置に面積的な制約を受けやすくなる。複数個のＭＯＳトランジスタに光検出素子の出力端子を接続した構成においても光検出素子毎に必ず複数個のＭＯＳトランジスタが必要になって同じく光検出素子の配置に面積的な制約受けやすくなる。また、特許文献１，２では光照射に対する検出感度を向上させることについて検討されていない。
【０００６】
本発明の目的は、意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現することができる半導体集積回路、更にはデータ処理システムを提供することにある。
【０００７】
本発明の別の目的は、意図的に誤動作を生じさせるための局所的な光照射の検出感度を高くすることができる半導体集積回路更にはデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、ロジック回路が形成された領域に分散され、初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータを検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。
【００１１】
検出素子の最小単位は直列経路に伝播される信号を受けてスイッチ状態が初期的に決定されるインバータであるから、当該インバータにおいて局所的なレーザ照射によりリーク電流を生ずる逆バイアス状態のｐｎ接合は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタが別々に形成されるウェル領域の間のｐｎ接合だけでなく、インバータの出力に接続するｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのコモンドレインと対応するウェル領域との間のｐｎ接合も該当し、大きなリーク電流が容易に形成され、この点において光照射の検出感度が高い。
【００１２】
検出感度が高いので、光照射の検出面積を大きくしなくてもすみ、光検出のためのチップ占有面積は小さくなる。また、初期状態でオン状態にされているトランジスタの電流供給能力を小さくすることによりインバータによる検出感度を更に上げることができる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現することができる。
【００１５】
また、局所的な光照射の検出感度を高くすることも容易である。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施の形態１に係るマイクロコンピュータのロジック回路において検出インバータとしてのＣＭＯＳインバータを多数直列接続して配置した構成を例示するブロック図である。
【図２】図２は本発明の実施の形態１に係るマイクロコンピュータを例示するブロック図である。
【図３】図３は光検出素子Dとして例えばＣＭＯＳインバータを用いる場合の動作原理を説明するための論理回路図である。
【図４】図４はＣＭＯＳインバータに局所的にレーザ光が照射されたときの動作を例示する説明図である。
【図５】図５はＣＭＯＳインバータの初期状態をローレベル入力としたときのレーザ光照射による出力の変化を示す回路図である。
【図６】図６はＣＭＯＳインバータの初期状態をハイレベル入力としたときのレーザ光照射による出力の変化を示す回路図である。
【図７】図７はレーザ光照射によるＣＭＯＳインバータに生ずるリーク電流経路を例示するデバイスの縦断面図である。
【図８】図８はＣＭＯＳインバータをダイオード的に使用した場合の比較例を示す回路図である。
【図９】図９は図8の回路の縦断面図である。
【図１０】図１０には光照射の検出感度を向上させるために抵抗を接続したＣＭＯＳインバータを例示する回路図である。
【図１１】図１１は図１０のデバイス縦断面構造を例示する断面図である。
【図１２】図１２は光検出素子Ｄとその他のセル（ロジック回路のセル）の給電のレイアウト例を示す平面図である。
【図１３】図１３はその他セルの回路におけるＰＭＯＳの電流駆動能力の低下を抑制するために好適な光検出素子Ｄの給電に対する抵抗素子Ｒ１の挿入形態を例示する平面レイアウト図である。
【図１４】図１４は光照射の検出感度を向上させたＣＭＯＳインバータの別の例を示す回路図である。
【図１５】図１５は図１４のデバイス縦断面構造を例示する断面図である。
【図１６】図１６は前記抵抗素子Ｒ２のレイアウト例を示す平面図である。
【図１７】図１７は光検出素子に接続される極性合わせ用のＣＭＯＳインバータの例を示す回路図である。
【図１８】図１８は検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔを用いた制御例を示す論理回路図である。
【図１９】図１９は図１８の回路の動作タイミングを例示するタイミングチャートである。
【図２０】図２０は３入力ナンドゲートを用いた検出インバータを例示する回路図である。
【図２１】図２１は本発明の実施の形態２に係るマイクロコンピュータのロジック回路において検出ダイオードのアレイ構成を例示するブロック図である。
【図２２】図２２はロジック回路に配置した光検出素子Dとして検出ダイオードを用いた基本構成を例示する回路図である。
【図２３】図２３は検出ダイオードのデバイス構造を例示する縦断面図である。
【図２４】図２４は検出ダイオードを電源端子Ｖｄｄとの間で逆バイアス状態に接続する場合の構成を例示する回路図である。
【図２５】図２５は検出ダイオードのデバイス構造を例示する縦断面図である。
【図２６】図２６は検出ダイオードのレイアウト例を示す平面図である。
【図２７】図２７は検出ダイオードの平面レイアウトの詳細説明図である。
【図２８】図２８は図２７におけるＡ−Ａ矢視断面図である。
【図２９】図２９は図２７におけるＢ−Ｂ矢視断面図である。
【図３０】図３０は図２２の構成におけるレーザ光照射の検出感度をバッファの構成によって向上させる例を示す回路図である。
【図３１】図３１は実施の形態１、２に係るマイクロコンピュータを適用したデータ処理システムを例示するブロック図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜インバータ直列型＞
本発明の代表的な実施の形態に係る半導体集積回路（１）は、ロジック回路（６）と、前記ロジック回路が形成された領域に分散され、初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）と、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路（１０２）と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路（１２）と、を１個の半導体チップに有する。
【００１９】
検出素子の最小単位は直列経路に伝播される信号を受けてスイッチ状態が初期的に決定されるインバータであるから当該インバータにおいて局所的なレーザ照射によりリーク電流を生ずる逆バイアス状態のｐｎ接合は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタが別々に形成されるウェル領域の間のｐｎ接合だけでなく、インバータの出力に接続するｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのコモンドレインと対応するウェル領域との間のｐｎ接合も該当し、大きなリーク電流が容易に形成され、この点において光照射の検出感度が高い。検出感度が高いので、光照射の検出面積を大きくしなくてもすみ、光検出のためのチップ占有面積は小さくなる。また、初期状態でオン状態にされているトランジスタの電流供給能力を小さくすることによりインバータによる検出感度を更に上げることができる。
【００２０】
〔２〕＜ゲート種別＞
項１の半導体集積回路において、前記検出インバータは、ＣＭＯＳインバータ、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートを用いて構成される。
【００２１】
〔３〕＜給電能力抑制＞
項１又は２の半導体集積回路において、前記検出インバータのうち光照射前にハイレベルを出力する検出インバータの電源端子側に第１の抵抗素子（Ｒ１）が配置される。ハイレベルを出力するインバータの電流供給能力を小さくすることによりインバータによる光検出感度を上げることができる。
【００２２】
〔４〕＜ウェル分離＞
項３の半導体集積回路において、前記光照射前にハイレベルを出力する検出インバータにおけるハイレベルを出力するトランジスタが形成される第１の半導体領域（１３０）と、前記ロジック回路を構成するトランジスタが形成され前記第１の半導体領域と同一導電型の第２の半導体領域（１２６）とは分離され、前記第１の半導体領域には、前記第１の抵抗素子（Ｒ１）を介して前記第２の半導体領域への給電パスから電源電圧（Ｖｄｄ）が供給される。
【００２３】
半導体領域の分離により、第１の半導体領域への給電パスに前記抵抗を挿入する場合にロジック回路を構成するトランジスタが形成される第２の半導体領域への給電が影響されることを防止することができる。
【００２４】
〔５〕＜給電能力抑制＞
項１又は２の半導体集積回路において、前記検出インバータのうち光照射前にローレベルを出力する検出インバータのグランド端子側に第２の抵抗素子（Ｒ２）が配置される。ローレベルを出力するインバータの電流供給能力を小さくすることによりインバータによる光検出感度を上げることができる。
【００２５】
〔６〕＜ウェル分離＞
項５の半導体集積回路において、前記光照射前にローレベルを出力する検出インバータにおけるローレベルを出力するトランジスタが形成される第３の半導体領域（１４０）と、前記ロジック回路を構成するトランジスタが形成され前記第３の半導体領域と同一導電型の第４の半導体領域（１２１）とは分離され、前記第１の半導体領域には、前記第２の半導体領域への給電パスから前記第２の抵抗素子（Ｒ２）を介してグランド電圧（Ｖｓｓ）が供給される。
【００２６】
半導体領域の分離により、第３の半導体領域への給電パスに前記抵抗を挿入する場合にロジック回路を構成するトランジスタが形成される第４の半導体領域への給電が影響されることを防止することができる。
【００２７】
〔７〕＜バッファインバータのＶＬＴ＞
項１乃至６の何れかの半導体集積回路において、前記検出インバータの間にバッファインバータ（１０１）が配置され、光照射前にハイレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも高くされている。光照射によって出力電位が低下する検出インバータの出力変動に対する検出感度を上げることができる。
【００２８】
〔８〕＜バッファインバータのＶＬＴ＞
項１乃至６の何れかの半導体集積回路において、前記検出インバータの間にバッファインバータが配置され、光照射前にローレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも低くされている。光照射によって出力電位が上がる検出インバータの出力変動に対する検出感度を上げることができる。
【００２９】
〔９〕＜検出回路のレイアウト＞
項１乃至８の何れかの半導体集積回路において、前記ロジック回路にはその部分回路領域（１５１，１５２）毎に前記インバータの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記インバータの直列回路と検出回路とは相互に異なる回路領域の間で接続される。局所的な光照射によって検出回路も誤動作する虞を未然に防止することができる。
【００３０】
〔１０〕＜データ処理ユニット＞
項１乃至９の何れかの半導体集積回路は前記ロジック回路が利用する記憶装置（２，３，４）をさらに有し、前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニット（１４，１５）を有する。データ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００３１】
〔１１〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、回路基板に複数個の半導体集積回路（１，３０６，３０７）が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニット（１４，１５）を備えたロジック回路（６）を有する。前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する。
【００３２】
半導体集積回路にはチップ占有面積の小さな検出素子が搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００３３】
〔１２〕＜ダイオード並列型＞
本発明の更に別の実施の形態に係る半導体集積回路は、ロジック回路（６）と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファ（２０１）と、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パス（ＰＳＳ）に逆バイアス状態で並列接続された複数個の検出ダイオード（２００）と、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路（２０２）と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路（１２）と、を１個の半導体チップに有する。
【００３４】
一対のバッファの間の毎に複数個の検出ダイオードが接続されるから、検出ダイオード毎にバッファを設ける場合に比べて面積効率が高くされ、且つ、全くバッファを配置しない場合に比べて良好な検出速度を得ることができる。
【００３５】
〔１３〕＜受光面積拡大＞
項１２の半導体集積回路において、前記ロジック回路及び前記検出ダイオードは、グランドライン（２２０）からの給電を受けるｐ型ウェル領域（２２１）と電源ライン（２２５）からの給電を受けるｎ型ウェル領域（２２６）が隣接して並列された所定高さ寸法の半導体領域（２２８）に形成される。前記検出ダイオードが前記信号パスとグランドラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのカソードが前記信号パスに接続されアノードがグランドラインに接続されるとき、前記検出ダイオードが形成されたｐ型ウェル領域（２２１＿Ｄ）はロジック回路が形成されたｐ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域にこれとｐｎ接合を形成するｎ型半導体領域（２４０）がカソードとして形成される。これにより検出ダイオードの受光面積が大きくなり、検出感度を高くすることができる。
【００３６】
〔１４〕
項１３において前記検出ダイオードが形成されたｐ型ウェル領域がグランドラインから給電を受けるためのｐ型半導体領域は前記カソードを構成するｎ型半導体領域の対向辺に向けて突出されている（ｄｉｓ＿Ｄ）。これにより、光照射による逆バイアスｐｎ接続部分に生ずるリーク電流の経路が短くなって、光照射の検出感度が向上する。
【００３７】
〔１５〕＜シリサイドエリア縮小＞
項１３の半導体集積回路において、前記信号パスを構成する金属層に前記ｐｎ接合を形成するｎ型半導体領域を接続するためのシリサイド（２５０）が前記ｎ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成される。シリサイドによって前記ｎ型半導体領域の全体を遮光して検出感度が低下する虞を未然に防止することができる。
【００３８】
〔１６〕＜受光面積拡大＞
項１２の半導体集積回路において、前記ロジック回路及び前記検出ダイオードは、グランドラインからの給電を受けるｐ型ウェル領域と電源ラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成される。前記検出ダイオードが前記信号パスと電源ラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのアノードが前記信号パスに接続されカソードが電源ラインに接続されるとき、前記検出ダイオードが形成されたｎ型ウェル領域はロジック回路が形成されたｎ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｎ型ウェル領域にこれとｐｎ接合を形成するｐ型半導体領域がアノードとして形成される。これにより検出ダイオードの受光面積が大きくなり、検出感度を高くすることができる。
【００３９】
〔１７〕
項１６において、前記検出ダイオードが形成されたｎ型ウェル領域が電源ラインから給電を受けるためのｎ型半導体領域は前記アノードを構成するｐ型半導体領域の対向辺に向けて突出されている。これにより、光照射による逆バイアスｐｎ接続部分に生ずるリーク電流の経路が短くなって、光照射の検出感度が向上する。 〔１８〕＜シリサイドエリア縮小＞
項１５の半導体集積回路において、前記信号パスを構成する金属層に前記ｐｎ接合を形成するｐ型半導体領域を接続するためのシリサイドが前記ｐ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成される。シリサイドによって前記p型半導体領域の全体を遮光して検出感度が低下する虞を未然に防止することができる。
【００４０】
〔１９〕＜バッファの給電能力とＶＬＴ＞
項１３乃至１８の何れかの半導体集積回路において、路前記検出ダイオードが前記信号パスとグランドラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、前記バッファは直列２段のインバータ（２７１，２７２）によって構成され、初段インバータ（２７１）の論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧よりも高くされる。さらに、後段インバータ（２７２）の電源電流供給能力はロジック回路に含まれるインバータの電源電流供給能力よりも小さくされる。
【００４１】
初段インバータの論理閾値電圧がロジック回路に含まれるインバータの論理閾値電圧よりも高くされることにより、検出ダイオードへの光照射によるカソードからの電流引き抜きによる論理値反転に対する検出感度を高くでき、また、後段インバータの電源電流供給能力をロジック回路に含まれるインバータの電源電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるカソードからの電流引き抜きを高速化でき、結果として高い光検出感度を実現することができる。また、後段インバータの論理閾値電圧はロジック回路に含まれるインバータと同じか、異なってもよい。
【００４２】
〔２０〕＜バッファの給電能力とＶＬＴ＞
項１３乃至１８の何れかの半導体集積回路において、前記検出ダイオードが前記信号パスと電源ラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧に対して低くされる。さらに、後段インバータのグランド電流供給能力はロジック回路に含まれるインバータのグランド電流供給能力よりも小さくされる。
【００４３】
初段インバータの論理閾値電圧をロジック回路に含まれるインバータの論理閾値電圧よりも低くすることにより、検出ダイオードへの光照射によるアノードへの電流供給による論理値反転に対する検出感度を高くでき、また、後段インバータのグランド電流供給能力をロジック回路に含まれるインバータのグランド電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるアノードへの電流供給を高速化でき、結果として高い光検出感度を実現することができる。後段インバータの論理閾値電圧はロジック回路に含まれるインバータと同じか、異なってもよい。
【００４４】
〔２１〕＜検出回路のレイアウト＞
項１２乃至２０の何れかの半導体集積回路において、前記ロジック回路にはその部分回路領域（２５１，２５２）毎に前記バッファ及びダイオードの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記バッファ及びダイオードの直列回路と検出回路とは相互に異なる回路領域の間で接続される。局所的な光照射によって検出回路も誤動作する虞を未然に防止することができる。
【００４５】
〔２２〕＜データ処理ユニット＞
項１２乃至２０の何れかの半導体集積回路は前記ロジック回路が利用する記憶装置をさらに有し、前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する。データ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００４６】
〔２３〕＜データ処理システム＞
本発明の更に別の実施の形態に係るデータ処理システムは、回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有する。前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する。
【００４７】
半導体集積回路にはチップ占有面積の小さな検出素子が搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００４８】
２．実施の形態の詳細
［実施の形態１］
《マイクロコンピュータ》
図２には本発明の実施の形態１に係るマイクロコンピュータが示される。図２に示されるマイクロコンピュータは本発明に係る半導体集積回路の一例であり、例えば相補型ＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。
【００４９】
マイクロコンピュータ（ＭＣＵ）１は、特に制限されないが、所謂ＩＣカード用マイクロコンピュータとされ、ユーザ認証などのセキュア処理に特化された用途に適用される。
【００５０】
マイクロコンピュータ１は、特に制限されないが、記憶装置としてマスクＲＯＭ（ＲＯＭ）３、電気的に書換え可能な不揮発性メモリとしてのＥＥＰＲＯＭ４及び揮発性メモリＲＡＭ２を有し、それら記憶装置を用いてデータ処理を行なうロジック回路（ＬＧＣ）６、そしてアナログ処理を行なうアナログ回路（ＡＮＬＧ）５を備える。
【００５１】
ロジック回路６は、特に制限されないが、ＲＡＭ２をワーク領域に用いてＲＯＭ３やＥＥＰＲＯＭ４に格納されているプログラムを実行する中央処理装置（ＣＰＵ）１５、割り込みコントローラ（ＩＮＴＣ）１６、システムコントローラ（ＳＹＳＣ）１２、ウォッチドッグタイマ（ＷＤＴ）１３、暗号モジュール（ＥＮＣＲＰ）１４、タイマ（ＴＭＲ）１０，１１、及び外部インタフェースポート（ＰＲＴ）１７，１８等を有する。
【００５２】
マイクロコンピュータ１は外部インタフェース端子として、電源端子Ｐｖｄｄ、グランド端子Ｐｖｓｓ、クロック端子Ｐｃｌｋ、リセット端子Ｐｒｓｔ、ＩＯ端子Ｐｉｏ、拡張用端子Ｐｅｘｔを有する。クロック端子Ｐｃｌｋ、リセット端子Ｐｒｓｔ、ＩＯ端子Ｐｉｏ、及び拡張用端子Ｐｅｘｔは外部インタフェースポート１７，１８に接続される。
【００５３】
ロジック部６、アナログ部５、ＲＡＭ２、ＲＯＭ３及びＥＥＰＲＯＭ４は図示を省略する内部バスに接続される。
【００５４】
ロジック回路６は分散配置された複数個の光検出用素子Ｄを備える。光検出用素子Ｄは光の照射を受けて逆バイアス状態のｐｎ接合に電流を流す半導体素子である。すなわち、ｐｎ接合における逆バイアス状態の空乏層に、光が入射された場合を考えるに、十分にエネルギーの大きい（波長の短い）光子が半導体中の価電子に衝突すると、価電子が励起され自由電子となり、電子が抜けて正の電荷を持った領域は正孔となる。すなわち光が入射する事で正孔・自由電子が対となって発生する。発生した正孔は電界により加速され、ｐ型半導体へ流出し、自由電子はｎ型半導体へ流出する。光の入射が続く限り正孔・自由電子の発生が続くため、光が入射した場合ｐｎ接合の逆バイアスに電流が流れる事になる。空乏層にかかる電界が十分大きく、発生した正孔・自由電子対がほとんど再結合すること無しに、空乏層から流出するとすれば、電流の大きさは入射した光子の数に比例する事になる。すなわち、十分に強い光を入射する事で逆バイアスのｐｎ接合に大きな電流を流すことができ、回路に誤動作を引き起こす。このようにして、積極的に誤動作を誘発し、誤動作により本来出力されるべきでない情報が出力される可能性も有り、これを統計的な手法などで解析を試みることによって、カードハッキング等の攻撃が可能にされることがある。
【００５５】
以下では、積極的に誤動作を誘発して機密保護情報を不正に獲得しようとするような攻撃を想定して、光検出用素子Ｄを用いて光照射を検出するための構成について説明する。
【００５６】
《インバータ型の光検出素子》
光検出素子Ｄとして例えばＣＭＯＳインバータ１００を用いる場合の動作原理を説明する。図３のようにＣＭＯＳインバータ１００に着目し、その入力を回路のグランド電圧Ｖｓｓに接続する場合、出力はハイレベル（Ｈ）になり、その後段に配置した論理整合用のインバータ１０１を介してセットリセット型のフリップフロップ（ＳＲＦＦ）１０２のセット端子にローレベルが供給される状態が初期状態とされる。その後、ＣＭＯＳインバータ１００に向けて局所的にレーザ光が照射されると、図４のようにＣＭＯＳインバータ１００における逆バイアス状態のｐｎ接合に電流が流れて出力がローレベル（Ｌ）に反転される。その変化によってフリップフロップ１０２がセット状態にされ、フリップフロップ１０２の出力Ｄ_ｒｓｔがハイレベルにされることによって、レーザ光照射が検出される。
【００５７】
図５にはレーザ照射の前後におけるローレベル入力のＣＭＯＳインバータ１００の状態が例示される。ＣＭＯＳインバータ１００は初期状態においてｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）ＭＰ１はオン（ＯＮ）、ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）ＭＮ１はオフ（ＯＦＦ）状態にされる。レーザ光照射によってｎチャンネル型ＭＯＳトランジスタＭＮ１の基板側を介してその出力端子からグランド電圧に向けて電流リークを生じ、出力はハイレベルからローレベルに反転する。図６にはＣＭＯＳインバータ１００の初期状態をハイレベル入力としたときのレーザ光照射による出力の変化を示している。この場合も同様であり、レーザ光照射によってｐチャンネル型ＭＯＳトランジスタＭＰ１の基板側を介して電源電圧Ｖｄｄからその出力端子に向けて電流リークを生じ、出力はローレベルからハイレベルに反転する。
【００５８】
図７にはレーザ光照射によるＣＭＯＳインバータに生ずるリーク電流経路をデバイスの縦断面によって例示する。光検出素子のＣＭＯＳインバータを構成するゲート電極１１０G及び１１１Gに対する入力電圧がローレベルで、レーザ照射により出力がハイレベルからローレベルへ反転する時の電流のリーク経路を示す。１１０はＭＯＳトランジスタＭＮ１が形成されるｐ型ウェル領域（Ｐwell）であり、そこに、ｎ型のソース電極１１０Ｓ及びドレイン電極１１０Ｄが形成されると共に、ｐ型の給電領域１１０ＶＳが形成され、１１０ＧはＭＯＳトランジスタＭＮ１のゲート電極とされる。１１１はＭＯＳトランジスタＭＰ１が形成されるｎ型ウェル領域(Ｎwell)であり、こに、ｐ型のソース電極１１１Ｓ及びドレイン電極１１１Ｄが形成されると共に、ｎ型の給電領域１１１ＶＤが形成され、１１１ＧはＭＯＳトランジスタＭＰ１のゲート電極とされる。初期状態においてハイレベルの出力ＯＵＴは、レーザ照射によってローレベルに変化される。レーザ照射によって、Ｐ型ウェル領域ｌ１１０とＮ型ウェル領域１１１の逆バイアスｐｎ接合、Ｎ型ウェル領域１１１とドレイン１１１Ｄの逆バイアスｐｎ接合、及びＰ型ウェル領域１１０とドレイン１１０Ｄとの逆バイアスｐｎ接合の夫々に電流リークを生じ、経路ＰＳ１を通って出力端子ＯＵＴからグランド電圧Ｖｓｓに電流が流れる。この電流はオン状態のｐチャンネルＭＯＳトランジスタＭＰ１を介して電源電圧Ｖｄｄから出力端子ＯＵＴに供給された電流である。このオン状態のｐチャンネルＭＯＳトランジスタＭＰ１による電流供給は逆バイアスのｐｎ接続リークする電流に比べて充分に小さければ、即座に出力ＯＵＴがハイレベルからローレベルへ反転する。後で説明するが、この意味において、オン状態のｐチャンネルＭＯＳトランジスタＭＰ１による電流供給が少なければ、レーザ光照射の感度がよくなる。
【００５９】
図８には同じＣＭＯＳインバータをダイオード的に使用した比較例が示される。例えば初期状態においてＭＯＳトランジスタＭＮ１がオフ状態になっている。その縦断面構造は図９に示される。逆バイアス状態のｐｎ接合のうち、レーザ光照射によってリーク電流が流れるｐｎ接合はＰ型ウェル領域１１０とＮ型ウェル領域１１１の逆バイアスｐｎ接合だけである。図７に比べるとレーザ光照射によって逆バイアス状態のｐｎ接合に流れる電流量が少ない。したがって、図７のようにＣＭＯＳインバータ１００を信号経路に直列に配置する構成の方がレーザ光照射に対して容易に高い感度を得ることができる。
【００６０】
《給電能力抑制》
図１０には光照射の検出感度を向上させたＣＭＯＳインバータ１００が例示され、図１１にはそのデバイス縦断面構造が例示される。光検出素子のＣＭＯＳインバータを構成するｐチャンネル型ＭＯＳトランジスタＭＰ１およびｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極１１０G及び１１１Gに対する入力電圧がローレベルであり、レーザ照射により出力がハイレベルからローレベルへ反転する時の電流のリーク経路を示す。同図においてＣＭＯＳインバータ１００は初期状態でハイレベル出力に用いられるものとする。この場合、ＭＯＳトランジスタＭＰ１のソースに抵抗素子Ｒ１を接続し、レーザ光照射によるリーク電流に対してオン状態のｐチャンネル型ＭＯＳトランジスタＭＰ１からの充電電流を少なくする。要するに、ｐチャンネル型ＭＯＳトランジスタＭＰ１側からの給電能力を低くする。これにより、レーザ光照射による出力ＯＵＴのハイレベルからローレベルへの反転動作が速くなり、レーザ光照射に対する感度が更に向上する。ｐチャンネル型ＭＯＳトランジスタＭＰ１側からの給電能力を低くするには当該ＭＯＳトランジスタＭＰ１それ自体のサイズを小さくして対応することも可能である。
【００６１】
図１２には前記抵抗素子Ｒ１のレイアウト例が示される。ＣＭＯＳ型の半導体集積回路において、各種回路はグランドライン１２０からの給電を受けるｐ型ウェル領域１２１と電源ライン１２５からの給電を受けるｎ型ウェル領域１２６が隣接して並列された所定高さ寸法の半導体領域１２８に形成される。この半導体領域１２８には検出素子ＤとしてのＣＭＯＳインバータだけでなく、その他の回路が隣接して形成される。この状態で。図示を省略する電源幹線から電源ライン１２５への経路に前記抵抗素子Ｒ１を挿入すると、検出素子ＤとしてのＣＭＯＳインバータ１００だけでなく、その他セルの回路におけるＰＭＯＳの電流駆動能力が低下してしまう。
【００６２】
図１３にはその他セルの回路におけるＰＭＯＳの電流駆動能力の低下を抑制するために好適な抵抗素子Ｒ１の挿入形態が例示される。すなわち、横方向に延在するｎ型ウェル領域１２６において、前記ｐチャンネル型ＭＯＳトランジスタＭＰ１を形成するｎ型ウェル領域１３０を分離し、ｎ型ウェル領域１３０から分離されたｎ型ウェル領域１２６には左右の電源幹線から夫々の電源ライン１２５に給電し、ｎ型ウェル領域１３０には分離されたｎ型ウェル領域１２６の給電用電源ライン１２５から抵抗素子Ｒ１を介して給電する。したがって、ＣＭＯＳインバータ１００の光検出感度を向上させるため抵抗素子Ｒ１を挿入する場合にロジック回路を構成するＰＭＯＳが形成されるｎ型ウェル領域１２６への給電は影響されない。
【００６３】
図１４には光照射の検出感度を向上させたＣＭＯＳインバータ１００の別の例が示され、図１５にはそのデバイス縦断面構造が例示される。光検出素子のＣＭＯＳインバータを構成するｐチャンネル型ＭＯＳトランジスタＭＰ１およびｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極１１０G及び１１１Gに対する入力電圧がハイレベルであり、レーザ照射により出力がローレベルからハイレベルへ反転する時の電流のリーク経路を示す。同図においてＣＭＯＳインバータ１００は初期状態でローレベル出力に用いられるものとする。この場合、ＭＯＳトランジスタＭＮ１のソースに抵抗素子Ｒ２を接続し、レーザ光照射によるリーク電流に対してオン状態のｎチャンネル型ＭＯＳトランジスタＭＮ１からの放電電流を少なくする。要するに、ｎチャンネル型ＭＯＳトランジスタＭＮ１側からの給電能力を低くする。これにより、レーザ光照射による出力ＯＵＴのローレベルからハイレベルへの反転動作が速くなり、レーザ光照射に対する感度が更に向上する。ｎチャンネル型ＭＯＳトランジスタＭＮ１側からの給電能力を低くするには当該ＭＯＳトランジスタＭＮ１それ自体のサイズを小さくして対応することも可能である。
【００６４】
図１６には前記抵抗素子Ｒ２のレイアウト例が示される。ＣＭＯＳ型の半導体集積回路において、各種回路はグランドライン１２０からの給電を受けるｐ型ウェル領域１２１と電源ライン１２５からの給電を受けるｎ型ウェル領域１２６が隣接して並列された所定高さ寸法の半導体領域１２８に形成される。この半導体領域１２８には検出素子ＤとしてのＣＭＯＳインバータだけでなく、その他の回路が隣接して形成される。この状態で。図示を省略する電源幹線からグランドライン１２０への経路に前記抵抗素子Ｒ２を挿入すると、検出素子ＤとしてのＣＭＯＳインバータ１００だけでなく、その他セルの回路におけるＮＭＯＳの電流駆動（電流引き抜き）能力が低下してしまう。
【００６５】
図１６にはその他セルの回路におけるＮＭＯＳの電流駆動能力の低下を抑制するために好適な抵抗素子Ｒ２の挿入形態が例示される。すなわち、横方向に延在するｐ型ウェル領域１２１において、前記ｎチャンネル型ＭＯＳトランジスタＭＮ１を形成するｐ型ウェル領域１４０を分離し、ｐ型ウェル領域１４０から分離されたｐ型ウェル領域１２１には左右のグランド幹線から夫々のグランドライン１２０に給電し、ｐ型ウェル領域１４０には分離されたｐ型ウェル領域１２１の給電用グランドライン１２０から抵抗素子Ｒ２を介して給電する。したがって、ＣＭＯＳインバータ１００の光検出感度を向上させるため抵抗素子Ｒ２を挿入する場合にロジック回路を構成するＮＭＯＳが形成されるｐ型ウェル領域１２１への給電は影響されない。
【００６６】
《バッファインバータのＶＬＴ》
図１７には光照射の検出感度を向上させたＣＭＯＳインバータ１００の更に別の例が示される。前記ＣＭＯＳインバータ１００の後段に配置されるバッファインバータとしての極性整合用のインバータ１００の論理閾値電圧ＶＬＴを、ＣＭＯＳインバータ１００の初期状態の出力レベルに応じて決める。ＣＭＯＳインバータ１００の初期状態の出力レベルがハイレベルの場合には、極性整合用のインバータ１００の論理閾値電圧ＶＬＴを高くする。例えばｐチャンネル型ＭＯＳトランジスタのサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタのサイズを小さくする。これにより、レーザ光照射に感応してＣＭＯＳインバータ１００の出力がハイレベルからローレベルに反転するとき、極性整合用のインバータ１００の出力は速やかに反転する。一方、ＣＭＯＳインバータ１００の初期状態の出力レベルがローレベルの場合には、極性整合用のインバータ１００の論理閾値電圧ＶＬＴを低くする。例えばｐチャンネル型ＭＯＳトランジスタのサイズを小さくし、ｎチャンネル型ＭＯＳトランジスタのサイズを大きくする。これにより、レーザ光照射に感応してＣＭＯＳインバータ１００の出力がローレベルからハイレベルに反転するとき、極性整合用のインバータ１００の出力は速やかに反転する。これらによって光照射の検出感度を上げることができる。
【００６７】
《インバータ直列型のレイアウト》
図１には上述の検出インバータとしてのＣＭＯＳインバータ１００を多数直列接続して配置した構成が例示される。図１では例えばロジック回路６の領域に対して部分回路領域１５１，１５２に代表される複数の部分回路領域を想定し、夫々の部分回路領域１５１，１５２，…において、例えば初段の入力が一定論理値たとえばハイレベルの論理値１にされて直列的に接続された複数個のＣＭＯＳインバータ１００を分散して配置する。図３で説明したようＣＭＯＳインバータ１００と論理整合用インバータ１０１のペアを多数直列接続し、さらには論理整合用インバータ１０１を廃止して全てのインバータをＣＭＯＳインバータ１００としてもよい。ＣＭＯＳインバータ１００と論理整合用インバータ１０１のペアを多数直列接続する場合には、全てのＣＭＯＳインバータ１００に対して抵抗素子Ｒ１又はＲ２のいずれか一方による給電能力抑制の構成を採用すればよい。したがって、図１３、図１６で説明したウェル領域分離の構成を採用する場合にｐウェル領域又はｎ型ウェル領域の一方に対してだけウェル分離の構成を採用すればよく、レイアウトパターンが簡素化される。さらに、バッファインバータ（論理整合用インバータ）１０１のＶＬＴ設定による感度の向上も期待できるようになる。これに対してバッファインバータ１０１を用いなければ、抵抗素子Ｒ１、Ｒ２による給電能力抑制によって検出感度が高くされた多数の検出インバータを用いることができる。但し、レイアウト構成は複雑になり、また、バッファインバータ１０１のＶＬＴ設定による感度の向上を適用することができない点に注意を要する。その場合には、検出インバータとしてのＣＭＯＳインバータの論理閾値をロジック回路に含まれるインバータに比較して変更することで、感度を向上させることが可能となる。つまり、ＣＭＯＳインバータに対する入力がローレベルの場合、インバータの論理閾値を下げる、または、ＣＭＯＳインバータに対する入力がハイレベルの場合は、インバータの論理閾値を上げることで、感度向上させることが可能となる。 また、光照射前にハイレベルを出力する検出インバータ１００の次段に配置された前記バッファインバータ１０１の論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも高くされている。光照射によって出力電位が低下する検出インバータの出力変動に対する検出感度を上げることができる。
【００６８】
部分回路領域１５１，１５２，…毎にＣＭＯＳインバータ１００の直列回路を形成した場合、光照射によるＣＭＯＳインバータ１００の出力反転による入力の論理値反転を検出する検出回路としてのフリップフロップＳＲＦＦ１０２とそれが接続されるＣＭＯＳインバータ１００の直列回路とは、別々の部分回路領域１５１，１５２，…に配置する。要するに、部分回路領域１５１においてＣＭＯＳインバータ１００の直列回路の終段で得られる信号Ｄ１＿ｄｅｔは部分回路領域１５２に配置されたＳＲＦＦ１０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ１＿ｒｓｔを得る。部分回路領域１５２においてＣＭＯＳインバータ１００の直列回路の終段で得られる信号Ｄ２＿ｄｅｔは部分回路領域１５１に配置されたＳＲＦＦ１０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ２＿ｒｓｔを得る。これにより、局所的な光照射によってＳＲＦＦ１０２も誤動作する虞を未然に防止することができる。
【００６９】
図１８には検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔを用いた制御例が示される。ロジック回路６にはｎ個の部分回路領域があると想定する。夫々の部分回路領域においてＣＭＯＳインバータ１００の直列回路の終段で得られた信号Ｄ１＿ｄｅｔ〜Ｄｎ＿ｄｅｔ（例えばレーザ光照射検出に応答してハイレベルにされる）は対応するＳＲＦＦ１０２のセット端子Ｓに供給され、夫々のＳＲＦＦ１０２の出力端子Ｑから出力される検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔはシステムコントローラ１２のリセット制御ロジックに供給され、ここで論理和が採られ、その論理和信号が内部リセット信号ｒｓｔにされる。内部リセット信号ｒｓｔはＣＰＵ１５、ＴＭＲ１０、ＲＡＭ１１等の内部回路に供給され、例えば、そのハイレベルによって初期化動作を指示する。前記システムコントローラ１２のリセット制御ロジックは前記検出回路としてのＳＲＦＦ１０２からの出力の論理値反転の検出に応答して前記ロジック回路６の動作を制限する制限回路の一例とされる。
【００７０】
一方、リセット端子Ｐｒｓｔからポート１７に与えられるローレベルからハイレベルへの変化に応答してローレベルからハイレベルに変化される内部リセット信号ｚｒｓｔがＳＲＦＦ１０２のリセット端子（Ｒ）に入力されることにより、全てのＳＲＦＦ１０２はリセット状態にされ、内部リセット信号ｒｓｔはネゲートされることになる。
【００７１】
図１９には図１８の回路の動作タイミングが例示される。時刻ｔ０において例えば一つの部分回路領域でレーザ光照射に応答して信号Ｄｉ＿ｄｅｔがハイレベルパルス変化を生ずると、これに対応するＳＲＦＦ１０２がセット状態にされ、これに応答して内部リセット信号ｒｓｔがハイレベルに変化される。これによってＣＰＵ１５に代表されるロジック回路６の内部で初期化動作が開始される。したがってその間、マイクロコンピュータ１はリセット解除後の動作は不能になり、レーザ光照射により誤動作を引き起こしてＣＰＵのプログラムを改竄されたり、秘匿データを不正にアクセスしたりすることが阻止される。その後、リセット端子Ｐｒｓｔを時刻ｔ１から所定期間ローレベルに維持し、時刻ｔ２にハイレベルにすることによって、ロジック回路６は動作可能にされる。
【００７２】
図１８の例ではレーザ光照射の検出をマイクロコンピュータ１の内部リセット指示に利用し、その後の外部リセット指示で正規の動作を再開可能としたが、それに限定されず、一旦レーザ光照射を検出したときには再度正規の動作を再開できないようにマイクコンピュータの動作を禁止する不揮発性制御ビットをプログラムするように適用したり、高電圧等を用いて自己破壊するトリガに適用することも可能である。
【００７３】
《ゲート種別》
光検出素子Dとしての前記検出インバータは、ＣＭＯＳインバータに限定されず、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートなどを用いて構成してもよい。例えば図２０には３入力ナンドゲートを用いた検出インバータの例が示される。ここでは、３入力ナンドゲートに対する入力がハイレベルの場合で、ｐチャンネル型ＭＯＳトランジスタサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタサイズを小さくして給電能力を変化させている。つまり、トランジスタサイズを変更することで、Ｖｄｄ側の給電能力を高くなり、Ｖｓｓ側の給電能力が低くなるため検出感度が向上することが可能となる。、図６の場合と同様にハイレベル入力を初期状態とする検出インバータにおけるレーザ光検出感度を高くしてある。 ［実施の形態２］
《ダイオード並列型》
図２２にはロジック回路６に直列的に配置した光検出素子Ｄとしてダイオードを用いた基本構成が例示される。
【００７４】
前記ロジック回路６が形成された領域に分散され初段の入力が例えばハイレベルの論理値１にされて直列的に複数個のバッファ２０１が配置され、前記バッファ２０１の入力と当該バッファ２０１の前段のバッファ２０１の出力との間の信号パスＰＳＳとグランド電圧ＶＳＳとの間に逆バイアス状態で複数個の検出ダイオード２００が並列に接続される。すなわち、前記検出ダイオード２００のカソードが前記信号パスＰＳＳに接続されアノードがグランド電圧に接続される。２０３は論理整合用のインバータである。最終段のバッファ２０１の出力の反転信号は検出回路として例えば前記同様のセットリセット型フリップフロップ（ＳＲＦＦ）２０２のセット端子に供給され、光照射による前記検出ダイオード２００の順バイアス状態への変化によるバッファ２０１の論理値反転出力を検出する。
【００７５】
検出ダイオード２００は例えば図２３に例示されるように、ｐ型ウェル領域１１０に形成されたｎ型半導体領域１１０Ｃをカソードとし、ｐ型の給電領域１１０ＶＳに接続するｐ型ウェル領域１１０をアノードとして構成される。ｐ型ウェル領域１１０とカソードを構成するｎ型半導体領域１１０Ｃとは逆バイアスｐｎ接合とされている。この状態で検出ダイオード２００にレーザ光が照射されると、ｐ型ウェル領域１１０とカソードを構成するｎ型半導体領域１１０Ｃとの逆バイアスｐｎ接合に電流リークを生じ、経路ＰＳ３に電流が流れ、その後段のバッファ２０１の入力がローレベルに反転される。この反転によってＳＲＦＦ２０２がセット状態にされ、ハイレベルの検出信号Ｄ＿ｒｓｔを得る。
【００７６】
図２４には検出ダイオード２００を電源端子Ｖｄｄとの間で逆バイアス状態に接続する場合の構成が例示される。すなわち、初段のバッファ２０１の入力にはグランド電圧Ｖｓｓを接続し、前記検出ダイオード２００のアノードがバッファ２０１の間の前記信号パスＰＳＳに接続されカソードが電源電圧Ｖｄｄに接続される。この場合には論理整合用のインバータ２０３は不要である。前記検出ダイオード２００は例えば図２５に例示されるように、ｎ型ウェル領域１１１に形成されたｐ型半導体領域１１１Ａをアノードとし、ｎ型の給電領域１１１ＶＤに接続するｎ型ウェル領域１１１をカソードとして構成される。ｎ型ウェル領域１１１とアノードを構成するｐ型半導体領域１１１Ａとは逆バイアスｐｎ接合とされている。この状態で検出ダイオード２００にレーザ光が照射されると、ｎ型ウェル領域１１１とアノードを構成するｐ型半導体領域１１１Ａとの逆バイアスｐｎ接合に電流リークを生じ、経路ＰＳ４に電流が流れ、その後段のバッファ２０１の入力がローレベルに反転される。この反転によってＳＲＦＦ２０２がセット状態にされ、ハイレベルの検出信号Ｄ＿ｒｓｔを得る。
【００７７】
上述のように一対のバッファ２０２の間の毎に複数個の検出ダイオード２０１が接続されるから、検出ダイオード２０１毎にバッファを設ける場合に比べて面積効率が高くされ、且つ、全くバッファを配置しない場合に比べて良好な検出速度を得ることができる。
【００７８】
《受光面積拡大》
図２６には検出ダイオード２００のレイアウト例が示される。ここではＣＭＯＳ型の半導体集積回路を想定し、各種回路はグランドライン２２０からの給電を受けるｐ型ウェル領域２２１と電源ライン２２５からの給電を受けるｎ型ウェル領域２２６が隣接して並列された所定高さ寸法の半導体領域２２８に形成される。この半導体領域１２８にはDとしての検出ダイオード２００だけでなく、その他の回路２３０が隣接して形成される。図ではその他の回路としてＣＭＯＳインバータが図示されている。ＤＦ＿Ｓ（ＮＭＯＳ）はｎチャンネル型ＭＯＳトランジスタのソース電極を構成するｎ型半導体拡散層、ＤＦ＿Ｄ（ＮＭＯＳ）はｎチャンネル型ＭＯＳトランジスタのドレイン電極を構成するｎ型半導体拡散層、ＤＦ＿Ｓ（ＰＭＯＳ）はｐチャンネル型ＭＯＳトランジスタのソース電極を構成するｐ型半導体拡散層、ＤＦ＿Ｄ（ＰＭＯＳ）はｐチャンネル型ＭＯＳトランジスタのドレイン電極を構成するｐ型半導体拡散層、ＰＳＩ＿ＧがＭＯＳトランジスタのポリシリコンゲート電極を意味する。
【００７９】
図２７には検出ダイオードの平面レイアウトが詳細に例示される。図２８には図２７におけるＡ−Ａ矢視断面が示され、図２９には図２７におけるＢ−Ｂ矢視断面が示される。
【００８０】
ここでは、前記検出ダイオード２００がグランドライン２２０との間で逆バイアス状態にされる場合、即ち、前記検出ダイオード２００のカソードが前記信号パスＰＳＳに接続されアノードがグランドライン２２０に接続されるときの構成が示される。前記検出ダイオード２００が形成されたｐ型ウェル領域２２１＿Ｄはロジック回路が形成されたｐ型ウェル領域２２１＿ＬＧＣの高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域２２１＿Ｄにこれとｐｎ接合を形成するｎ型半導体拡散層２４０がカソードとして形成される。これにより検出ダイオード２００の受光面積が大きくなり、検出感度を高くすることができる。
【００８１】
更に、前記検出ダイオード２００が形成されたｐ型ウェル領域２２１＿Ｄがグランド電圧Ｖｓｓを受けるグランドライン２２０としてのｐ型半導体領域は前記カソードを構成するｎ型半導体拡散層２４０の対向辺に向けて突出され、距離ｄｉｓ＿Ｄが短くされている。ロジック回路が形成されたｐ型ウェル領域２２１＿ＬＧＣにおいてそのようなグランドライン２２０の突出はない。光の受光面を構成するｎ型半導体拡散層２４０とグランドライン２２０＿Ｄとの拒路が短くされることによって、レーザ光照射に起因してｐ型ウェル領域に２２１＿Ｄに流れる電流の経路が短くなり、この点において検出ダイオードによる光検出感度が高くなる。
【００８２】
また、金属配線で構成される信号パスＰＳＳをコンタクトホール２５１を介してｎ型半導体拡散層２４０に低抵抗で接続するためのサリサイド（セルアラインによって形成されたシリサイド）２５０がｎ型半導体拡散層２４０の一部に限定して、例えば、前記ｎ型半導体拡散層２４０と前記信号パスＰＳＳの金属層とのコンタクト２５１の周辺に限定して形成される。サリサイドによって前記ｎ型半導体拡散層２４０の全体が遮光されることによって検出感度が低下する虞を未然に防止することができる。尚、その他の拡散層の表面には殆ど全面にサリサイドが形成されている。
【００８３】
特に図示はしないが、図２７乃至図２９で説明した技術的事項は、前記検出ダイオード２００の逆バイアス接続形態が図２４及び図２５で説明した場合にも当然適用することができる。基本的に、図２７乃至図２９の説明内容における半導体領域のｐ型、ｎ型の導電型を入れ換え、電源電圧とグランド電圧を入れ換えて考えればよいので、その詳細な説明は省略する。
【００８４】
《バッファの給電能力とＶＬＴ》
図３０には図２２の構成におけるレーザ光照射の検出感度をバッファの構成によって向上させる例が示される。前記検出ダイオード２００が前記信号パスＰＳＳとグランドラインＶＳＳとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオード２００のカソードが前記信号パスＰＳＳにアノードがグランドラインＶＳＳに接続される。バッファ２０１をＣＭＯＳインバータ２７１，２７２の直列回路によって構成し、初段ＣＭＯＳインバータ２０１の論理閾値電圧ＶＬＴをロジック回路のインバータの論理閾値電圧ＶＬＴよりも高くすることによって、検出感度を向上させることが可能となる。初段ＣＭＯＳインバータの論理閾値電圧は、後段ＣＭＯＳインバータ及びロジック回路に含まれるインバータの論理閾値電圧に比べて高いことで、レーザ照射により入力電位が変動したとき、つまり入力電圧がハイレベルの状態で、変動することでその電位が一時的に小さくなった時、その電位変動に応じて速やかにインバータの出力を反転することが可能となり、結果的に検出感度を向上させることが可能となる。
【００８５】
後段ＣＭＯＳインバータ２７２の電源電流供給能力は初段ＣＭＯＳインバータ２７１の電源電流供給能力よりも小さくする。例えば、ＣＭＯＳインバータ２７１のｐチャンネル型ＭＯＳトランジスタのサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタのサイズを小さくし、ＣＭＯＳインバータ２７２のｐチャンネル型ＭＯＳトランジスタのサイズをそのｎチャンネル型ＭＯＳトランジスタのサイズよりも小さくする。
【００８６】
初段ＣＭＯＳインバータ２７１の論理閾値電圧が後段ＣＭＯＳインバータ２７２の論理閾値電圧よりも高くされることにより、検出ダイオード２００への光照射によるカソードからの電流引き抜きによる論理値反転に対する検出感度を高くできる。また、後段ＣＭＯＳインバータ２７２の電源電流供給能力を初段ＣＭＯＳインバータ２７１の電源電流供給能力よりも小さくすることにより、検出ダイオード２００への光照射によるカソードからの電流引き抜きを高速化でき、結果として高い光検出感度を実現することができる。
【００８７】
特に図示はしないが、図３０で説明した技術的事項は、前記検出ダイオード２００の逆バイアス接続形態が図２４及び図２５で説明した場合にも当然適用することができる。すなわち、初段インバータの論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧に対して低くされることで、検出感度を向上させることが可能となる。
【００８８】
後段インバータのグランド電流供給能力は初段インバータのグランド電流供給能力よりも小さくされればよい。これにより、初段インバータの論理閾値電圧をロジック回路に含まれるインバータの論理閾値電圧よりも低くすることにより、検出ダイオードへの光照射によるアノードへの電流供給による論理値反転に対する検出感度を高くできる。また、後段インバータのグランド電流供給能力を初段インバータのグランド電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるアノードへの電流供給を高速化でき、結果として高い光検出感度を実現することができる。
【００８９】
《ダイオード並列型のレイアウト》
図２１には上述の検出ダイオード２００を多数接続して配置した構成が例示される。図２１では例えばロジック回路６の領域に対して部分回路領域２５１，２５２に代表される複数の部分回路領域を想定し、夫々の部分回路領域２５１，２５２，…において、例えば初段の入力が一定論理値たとえばハイレベル（電源電圧レベル）の論理値１にされて直列的に接続された複数個のバッファ２０１とグランド電圧Ｖｓｓとの間に多数の検出ダイオード２００が分散して並列配置される。検出ダイオード２００のレイアウト構成やバッファ２０１の論理閾値電圧については適宜前述の技術が適宜適用される。
【００９０】
部分回路領域２５１，２５２，…毎に検出ダイオード２００のアレイを形成した場合、レーザ光照射による検出ダイオード２００の電流リークによる信号経路ＰＳＳの論理値反転を検出する検出回路としてのフリップフロップＳＲＦＦ２０２とそれが接続される検出ダイオード２００のアレイとは、別々の部分回路領域２５１，２５２，…に配置する。要するに、部分回路領域２５１において検出インバータ２００のアレイの終段で得られる信号Ｄ１＿ｄｅｔは部分回路領域２５２に配置されたＳＲＦＦ２０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ１＿ｒｓｔを得る。部分回路領域２５２において検出ダイオード２００のアレイの終段で得られる信号Ｄ２＿ｄｅｔは部分回路領域２５１に配置されたＳＲＦＦ２０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ２０２の出力端子（Ｑ）に信号Ｄ２＿ｒｓｔを得る。これにより、局所的な光照射によってＳＲＦＦ１０２も誤動作する虞を未然に防止することができる。
【００９１】
検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔは図１８と同様の制御例に適用することができ、ＣＰＵ１５等のデータ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００９２】
［実施の形態３］
図３１には上述したマイクロコンピュータ１を適用したデータ処理システムが例示される。ここではデータ処理システムの一例としてマルチファンクションＳＩＭ（Subscriber Identity Module Card）カードが例示される。マルチファンクションＳＩＭカード３００は、携帯電話器、携帯端末或いはＰＣ（personal computer）などに搭載して移動体通信や所定の取引のためのユーザ認証などに用いられる。３０１はマルチファンクションＳＩＭカード３００が搭載される装置のホスト装置（ＨＯＳＴ）を意味し、例えばケーブル３０３によってインタフェースされる。
【００９３】
マルチファンクションＳＩＭカード３００は、図示を省略する回路基板に、夫々半導体集積回路化された、インタフェースコントローラ（ＣＮＴ）３０６、電気的に書き換え可能な不揮発性メモリとしてのフラッシュメモリ（ＦＬＡＳＨ）３０７、及びマイクロコンピュータ１を備える。インタフェースコントローラ３０６はホストインタフェース（ＨＩＦ）３１０、メモリインタフェース（ＦＩＦ）３１１、マイクロプロセッサ（ＭＰＵ）３１３、マイクロコンピュータインタフェース（ＭＣＩＦ）３１２を有する。ＭＰＵ３１３はＨＯＳＴ３０２からのコマンド等による指示に応答してＦＬＡＳＨ３０７に対するアクセス制御、そしてＭＣＵ１を用いた認証処理などを制御する。
【００９４】
認証処理などに用いられるＭＣＵ１にはチップ占有面積の小さなレーザ光照射の検出素子Ｄが搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、検出デバイスとして反転回路を用いる部分と検出ダイオードを用いる部分とを一つの半導体集積回路に混在させてもよい。また、半導体集積回路はＣＭＯＳ集積回路に限定されず、バイポーラ、或いはＭＯＳとバイポーラ混載の集積回路などにも広く適用することができる。ロジック回路（ＬＧＣ）は中央処理装置（ＣＰＵ）、割り込みコントローラ（ＩＮＴＣ）、システムコントローラ（ＳＹＳＣ）、ウォッチドッグタイマ（ＷＤＴ）、暗号モジュール（ＥＮＣＲＰ）、タイマ（ＴＭＲ）、外部インタフェースポート（ＰＲＴ）に限定されず、適宜のロジック回路を含めばよい。マイクロコンピュータ１を適用可能なデータ処理システムはマルチファンクションＳＩＭカード３００に限定されず、民生用及び産業用の各種電子機器に広く適用することができる。
【符号の説明】
【００９７】
１ マイクロコンピュータ（ＭＣＵ）
６ ロジック回路（ＬＧＣ）
１５ 中央処理装置（ＣＰＵ）
１６ 割り込みコントローラ（ＩＮＴＣ）
１２ システムコントローラ（ＳＹＳＣ）
１３ ウォッチドッグタイマ（ＷＤＴ）
１４ 暗号モジュール（ＥＮＣＲＰ）
１０，１１ タイマ（ＴＭＲ）
１７，１８ 外部インタフェースポート（ＰＲＴ）
Ｄ 光検出用素子
１００ 光検出素子としてのＣＭＯＳインバータ
１０１ 論理整合用のインバータ
１０２ フリップフロップ（ＳＲＦＦ）
２００ 光検出素子Ｄとしての検出ダイオード
２０１ バッファ
２０２ フリップフロップ（ＳＲＦＦ）
３００ マルチファンクションＳＩＭカード
【技術分野】
【０００１】
本発明は、光照射による誤動作を抑制することができる半導体集積回路及びデータ処理システムに関し、例えばＩＣカード用のマイクロコンピュータなどに利用して有効な技術に関する。
【背景技術】
【０００２】
ユーザ認証などに用いられるＩＣカード用のマイクロコンピュータ（セキュリティマイコンとも称する）に格納されている機密情報の取得や改ざんを目的として、意図的に生じさせたマイクロコンピュータの誤動作を利用して攻撃する故障利用攻撃という手法がある。誤動作を引き起こす要因としては、異常電圧、異常周波数クロックの印加等があるが、レーザ照射による攻撃は局所的な部位に故障を引き起こすことが可能なため、故障利用攻撃の中でも最も脅威であるといえる。近年、レーザ攻撃への対策の重要性は高まっており、セキュリティマイコンにはレーザ照射への対策回路が実装されている。レーザ照射への対策の一つとして、レーザ照射を検出する光検出器を挙げることができる。ただし、局所的なレーザ照射を検出するためにはチップ上に多数の検出器を搭載する必要があり、小型で検出感度の良い検出器が望まれる。
【０００３】
特許文献１にはｎｐｎｐによるサイリスタ構造の光検出素子を採用した半導体集積回路が示される。特許文献２にはリセット信号を生成するリセット回路の入力ラインとグランドラインの間に複数個のＭＯＳトランジスタを接続し、夫々のＭＯＳトランジスタのゲートに光検出素子の出力端子を接続した回路構成が示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９８７００号公報
【特許文献２】特開２００４−２０６６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｎｐｎｐによるサイリスタ構造の光検出素子を採用する場合には光検出素子それ自体が大きく、光検出素子の配置に面積的な制約を受けやすくなる。複数個のＭＯＳトランジスタに光検出素子の出力端子を接続した構成においても光検出素子毎に必ず複数個のＭＯＳトランジスタが必要になって同じく光検出素子の配置に面積的な制約受けやすくなる。また、特許文献１，２では光照射に対する検出感度を向上させることについて検討されていない。
【０００６】
本発明の目的は、意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現することができる半導体集積回路、更にはデータ処理システムを提供することにある。
【０００７】
本発明の別の目的は、意図的に誤動作を生じさせるための局所的な光照射の検出感度を高くすることができる半導体集積回路更にはデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、ロジック回路が形成された領域に分散され、初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータを検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。
【００１１】
検出素子の最小単位は直列経路に伝播される信号を受けてスイッチ状態が初期的に決定されるインバータであるから、当該インバータにおいて局所的なレーザ照射によりリーク電流を生ずる逆バイアス状態のｐｎ接合は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタが別々に形成されるウェル領域の間のｐｎ接合だけでなく、インバータの出力に接続するｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのコモンドレインと対応するウェル領域との間のｐｎ接合も該当し、大きなリーク電流が容易に形成され、この点において光照射の検出感度が高い。
【００１２】
検出感度が高いので、光照射の検出面積を大きくしなくてもすみ、光検出のためのチップ占有面積は小さくなる。また、初期状態でオン状態にされているトランジスタの電流供給能力を小さくすることによりインバータによる検出感度を更に上げることができる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現することができる。
【００１５】
また、局所的な光照射の検出感度を高くすることも容易である。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施の形態１に係るマイクロコンピュータのロジック回路において検出インバータとしてのＣＭＯＳインバータを多数直列接続して配置した構成を例示するブロック図である。
【図２】図２は本発明の実施の形態１に係るマイクロコンピュータを例示するブロック図である。
【図３】図３は光検出素子Dとして例えばＣＭＯＳインバータを用いる場合の動作原理を説明するための論理回路図である。
【図４】図４はＣＭＯＳインバータに局所的にレーザ光が照射されたときの動作を例示する説明図である。
【図５】図５はＣＭＯＳインバータの初期状態をローレベル入力としたときのレーザ光照射による出力の変化を示す回路図である。
【図６】図６はＣＭＯＳインバータの初期状態をハイレベル入力としたときのレーザ光照射による出力の変化を示す回路図である。
【図７】図７はレーザ光照射によるＣＭＯＳインバータに生ずるリーク電流経路を例示するデバイスの縦断面図である。
【図８】図８はＣＭＯＳインバータをダイオード的に使用した場合の比較例を示す回路図である。
【図９】図９は図8の回路の縦断面図である。
【図１０】図１０には光照射の検出感度を向上させるために抵抗を接続したＣＭＯＳインバータを例示する回路図である。
【図１１】図１１は図１０のデバイス縦断面構造を例示する断面図である。
【図１２】図１２は光検出素子Ｄとその他のセル（ロジック回路のセル）の給電のレイアウト例を示す平面図である。
【図１３】図１３はその他セルの回路におけるＰＭＯＳの電流駆動能力の低下を抑制するために好適な光検出素子Ｄの給電に対する抵抗素子Ｒ１の挿入形態を例示する平面レイアウト図である。
【図１４】図１４は光照射の検出感度を向上させたＣＭＯＳインバータの別の例を示す回路図である。
【図１５】図１５は図１４のデバイス縦断面構造を例示する断面図である。
【図１６】図１６は前記抵抗素子Ｒ２のレイアウト例を示す平面図である。
【図１７】図１７は光検出素子に接続される極性合わせ用のＣＭＯＳインバータの例を示す回路図である。
【図１８】図１８は検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔを用いた制御例を示す論理回路図である。
【図１９】図１９は図１８の回路の動作タイミングを例示するタイミングチャートである。
【図２０】図２０は３入力ナンドゲートを用いた検出インバータを例示する回路図である。
【図２１】図２１は本発明の実施の形態２に係るマイクロコンピュータのロジック回路において検出ダイオードのアレイ構成を例示するブロック図である。
【図２２】図２２はロジック回路に配置した光検出素子Dとして検出ダイオードを用いた基本構成を例示する回路図である。
【図２３】図２３は検出ダイオードのデバイス構造を例示する縦断面図である。
【図２４】図２４は検出ダイオードを電源端子Ｖｄｄとの間で逆バイアス状態に接続する場合の構成を例示する回路図である。
【図２５】図２５は検出ダイオードのデバイス構造を例示する縦断面図である。
【図２６】図２６は検出ダイオードのレイアウト例を示す平面図である。
【図２７】図２７は検出ダイオードの平面レイアウトの詳細説明図である。
【図２８】図２８は図２７におけるＡ−Ａ矢視断面図である。
【図２９】図２９は図２７におけるＢ−Ｂ矢視断面図である。
【図３０】図３０は図２２の構成におけるレーザ光照射の検出感度をバッファの構成によって向上させる例を示す回路図である。
【図３１】図３１は実施の形態１、２に係るマイクロコンピュータを適用したデータ処理システムを例示するブロック図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜インバータ直列型＞
本発明の代表的な実施の形態に係る半導体集積回路（１）は、ロジック回路（６）と、前記ロジック回路が形成された領域に分散され、初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）と、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路（１０２）と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路（１２）と、を１個の半導体チップに有する。
【００１９】
検出素子の最小単位は直列経路に伝播される信号を受けてスイッチ状態が初期的に決定されるインバータであるから当該インバータにおいて局所的なレーザ照射によりリーク電流を生ずる逆バイアス状態のｐｎ接合は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタが別々に形成されるウェル領域の間のｐｎ接合だけでなく、インバータの出力に接続するｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのコモンドレインと対応するウェル領域との間のｐｎ接合も該当し、大きなリーク電流が容易に形成され、この点において光照射の検出感度が高い。検出感度が高いので、光照射の検出面積を大きくしなくてもすみ、光検出のためのチップ占有面積は小さくなる。また、初期状態でオン状態にされているトランジスタの電流供給能力を小さくすることによりインバータによる検出感度を更に上げることができる。
【００２０】
〔２〕＜ゲート種別＞
項１の半導体集積回路において、前記検出インバータは、ＣＭＯＳインバータ、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートを用いて構成される。
【００２１】
〔３〕＜給電能力抑制＞
項１又は２の半導体集積回路において、前記検出インバータのうち光照射前にハイレベルを出力する検出インバータの電源端子側に第１の抵抗素子（Ｒ１）が配置される。ハイレベルを出力するインバータの電流供給能力を小さくすることによりインバータによる光検出感度を上げることができる。
【００２２】
〔４〕＜ウェル分離＞
項３の半導体集積回路において、前記光照射前にハイレベルを出力する検出インバータにおけるハイレベルを出力するトランジスタが形成される第１の半導体領域（１３０）と、前記ロジック回路を構成するトランジスタが形成され前記第１の半導体領域と同一導電型の第２の半導体領域（１２６）とは分離され、前記第１の半導体領域には、前記第１の抵抗素子（Ｒ１）を介して前記第２の半導体領域への給電パスから電源電圧（Ｖｄｄ）が供給される。
【００２３】
半導体領域の分離により、第１の半導体領域への給電パスに前記抵抗を挿入する場合にロジック回路を構成するトランジスタが形成される第２の半導体領域への給電が影響されることを防止することができる。
【００２４】
〔５〕＜給電能力抑制＞
項１又は２の半導体集積回路において、前記検出インバータのうち光照射前にローレベルを出力する検出インバータのグランド端子側に第２の抵抗素子（Ｒ２）が配置される。ローレベルを出力するインバータの電流供給能力を小さくすることによりインバータによる光検出感度を上げることができる。
【００２５】
〔６〕＜ウェル分離＞
項５の半導体集積回路において、前記光照射前にローレベルを出力する検出インバータにおけるローレベルを出力するトランジスタが形成される第３の半導体領域（１４０）と、前記ロジック回路を構成するトランジスタが形成され前記第３の半導体領域と同一導電型の第４の半導体領域（１２１）とは分離され、前記第１の半導体領域には、前記第２の半導体領域への給電パスから前記第２の抵抗素子（Ｒ２）を介してグランド電圧（Ｖｓｓ）が供給される。
【００２６】
半導体領域の分離により、第３の半導体領域への給電パスに前記抵抗を挿入する場合にロジック回路を構成するトランジスタが形成される第４の半導体領域への給電が影響されることを防止することができる。
【００２７】
〔７〕＜バッファインバータのＶＬＴ＞
項１乃至６の何れかの半導体集積回路において、前記検出インバータの間にバッファインバータ（１０１）が配置され、光照射前にハイレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも高くされている。光照射によって出力電位が低下する検出インバータの出力変動に対する検出感度を上げることができる。
【００２８】
〔８〕＜バッファインバータのＶＬＴ＞
項１乃至６の何れかの半導体集積回路において、前記検出インバータの間にバッファインバータが配置され、光照射前にローレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも低くされている。光照射によって出力電位が上がる検出インバータの出力変動に対する検出感度を上げることができる。
【００２９】
〔９〕＜検出回路のレイアウト＞
項１乃至８の何れかの半導体集積回路において、前記ロジック回路にはその部分回路領域（１５１，１５２）毎に前記インバータの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記インバータの直列回路と検出回路とは相互に異なる回路領域の間で接続される。局所的な光照射によって検出回路も誤動作する虞を未然に防止することができる。
【００３０】
〔１０〕＜データ処理ユニット＞
項１乃至９の何れかの半導体集積回路は前記ロジック回路が利用する記憶装置（２，３，４）をさらに有し、前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニット（１４，１５）を有する。データ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００３１】
〔１１〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、回路基板に複数個の半導体集積回路（１，３０６，３０７）が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニット（１４，１５）を備えたロジック回路（６）を有する。前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する。
【００３２】
半導体集積回路にはチップ占有面積の小さな検出素子が搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００３３】
〔１２〕＜ダイオード並列型＞
本発明の更に別の実施の形態に係る半導体集積回路は、ロジック回路（６）と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファ（２０１）と、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パス（ＰＳＳ）に逆バイアス状態で並列接続された複数個の検出ダイオード（２００）と、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路（２０２）と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路（１２）と、を１個の半導体チップに有する。
【００３４】
一対のバッファの間の毎に複数個の検出ダイオードが接続されるから、検出ダイオード毎にバッファを設ける場合に比べて面積効率が高くされ、且つ、全くバッファを配置しない場合に比べて良好な検出速度を得ることができる。
【００３５】
〔１３〕＜受光面積拡大＞
項１２の半導体集積回路において、前記ロジック回路及び前記検出ダイオードは、グランドライン（２２０）からの給電を受けるｐ型ウェル領域（２２１）と電源ライン（２２５）からの給電を受けるｎ型ウェル領域（２２６）が隣接して並列された所定高さ寸法の半導体領域（２２８）に形成される。前記検出ダイオードが前記信号パスとグランドラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのカソードが前記信号パスに接続されアノードがグランドラインに接続されるとき、前記検出ダイオードが形成されたｐ型ウェル領域（２２１＿Ｄ）はロジック回路が形成されたｐ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域にこれとｐｎ接合を形成するｎ型半導体領域（２４０）がカソードとして形成される。これにより検出ダイオードの受光面積が大きくなり、検出感度を高くすることができる。
【００３６】
〔１４〕
項１３において前記検出ダイオードが形成されたｐ型ウェル領域がグランドラインから給電を受けるためのｐ型半導体領域は前記カソードを構成するｎ型半導体領域の対向辺に向けて突出されている（ｄｉｓ＿Ｄ）。これにより、光照射による逆バイアスｐｎ接続部分に生ずるリーク電流の経路が短くなって、光照射の検出感度が向上する。
【００３７】
〔１５〕＜シリサイドエリア縮小＞
項１３の半導体集積回路において、前記信号パスを構成する金属層に前記ｐｎ接合を形成するｎ型半導体領域を接続するためのシリサイド（２５０）が前記ｎ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成される。シリサイドによって前記ｎ型半導体領域の全体を遮光して検出感度が低下する虞を未然に防止することができる。
【００３８】
〔１６〕＜受光面積拡大＞
項１２の半導体集積回路において、前記ロジック回路及び前記検出ダイオードは、グランドラインからの給電を受けるｐ型ウェル領域と電源ラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成される。前記検出ダイオードが前記信号パスと電源ラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのアノードが前記信号パスに接続されカソードが電源ラインに接続されるとき、前記検出ダイオードが形成されたｎ型ウェル領域はロジック回路が形成されたｎ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｎ型ウェル領域にこれとｐｎ接合を形成するｐ型半導体領域がアノードとして形成される。これにより検出ダイオードの受光面積が大きくなり、検出感度を高くすることができる。
【００３９】
〔１７〕
項１６において、前記検出ダイオードが形成されたｎ型ウェル領域が電源ラインから給電を受けるためのｎ型半導体領域は前記アノードを構成するｐ型半導体領域の対向辺に向けて突出されている。これにより、光照射による逆バイアスｐｎ接続部分に生ずるリーク電流の経路が短くなって、光照射の検出感度が向上する。 〔１８〕＜シリサイドエリア縮小＞
項１５の半導体集積回路において、前記信号パスを構成する金属層に前記ｐｎ接合を形成するｐ型半導体領域を接続するためのシリサイドが前記ｐ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成される。シリサイドによって前記p型半導体領域の全体を遮光して検出感度が低下する虞を未然に防止することができる。
【００４０】
〔１９〕＜バッファの給電能力とＶＬＴ＞
項１３乃至１８の何れかの半導体集積回路において、路前記検出ダイオードが前記信号パスとグランドラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、前記バッファは直列２段のインバータ（２７１，２７２）によって構成され、初段インバータ（２７１）の論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧よりも高くされる。さらに、後段インバータ（２７２）の電源電流供給能力はロジック回路に含まれるインバータの電源電流供給能力よりも小さくされる。
【００４１】
初段インバータの論理閾値電圧がロジック回路に含まれるインバータの論理閾値電圧よりも高くされることにより、検出ダイオードへの光照射によるカソードからの電流引き抜きによる論理値反転に対する検出感度を高くでき、また、後段インバータの電源電流供給能力をロジック回路に含まれるインバータの電源電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるカソードからの電流引き抜きを高速化でき、結果として高い光検出感度を実現することができる。また、後段インバータの論理閾値電圧はロジック回路に含まれるインバータと同じか、異なってもよい。
【００４２】
〔２０〕＜バッファの給電能力とＶＬＴ＞
項１３乃至１８の何れかの半導体集積回路において、前記検出ダイオードが前記信号パスと電源ラインとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧に対して低くされる。さらに、後段インバータのグランド電流供給能力はロジック回路に含まれるインバータのグランド電流供給能力よりも小さくされる。
【００４３】
初段インバータの論理閾値電圧をロジック回路に含まれるインバータの論理閾値電圧よりも低くすることにより、検出ダイオードへの光照射によるアノードへの電流供給による論理値反転に対する検出感度を高くでき、また、後段インバータのグランド電流供給能力をロジック回路に含まれるインバータのグランド電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるアノードへの電流供給を高速化でき、結果として高い光検出感度を実現することができる。後段インバータの論理閾値電圧はロジック回路に含まれるインバータと同じか、異なってもよい。
【００４４】
〔２１〕＜検出回路のレイアウト＞
項１２乃至２０の何れかの半導体集積回路において、前記ロジック回路にはその部分回路領域（２５１，２５２）毎に前記バッファ及びダイオードの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記バッファ及びダイオードの直列回路と検出回路とは相互に異なる回路領域の間で接続される。局所的な光照射によって検出回路も誤動作する虞を未然に防止することができる。
【００４５】
〔２２〕＜データ処理ユニット＞
項１２乃至２０の何れかの半導体集積回路は前記ロジック回路が利用する記憶装置をさらに有し、前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する。データ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００４６】
〔２３〕＜データ処理システム＞
本発明の更に別の実施の形態に係るデータ処理システムは、回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有する。前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する。
【００４７】
半導体集積回路にはチップ占有面積の小さな検出素子が搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００４８】
２．実施の形態の詳細
［実施の形態１］
《マイクロコンピュータ》
図２には本発明の実施の形態１に係るマイクロコンピュータが示される。図２に示されるマイクロコンピュータは本発明に係る半導体集積回路の一例であり、例えば相補型ＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。
【００４９】
マイクロコンピュータ（ＭＣＵ）１は、特に制限されないが、所謂ＩＣカード用マイクロコンピュータとされ、ユーザ認証などのセキュア処理に特化された用途に適用される。
【００５０】
マイクロコンピュータ１は、特に制限されないが、記憶装置としてマスクＲＯＭ（ＲＯＭ）３、電気的に書換え可能な不揮発性メモリとしてのＥＥＰＲＯＭ４及び揮発性メモリＲＡＭ２を有し、それら記憶装置を用いてデータ処理を行なうロジック回路（ＬＧＣ）６、そしてアナログ処理を行なうアナログ回路（ＡＮＬＧ）５を備える。
【００５１】
ロジック回路６は、特に制限されないが、ＲＡＭ２をワーク領域に用いてＲＯＭ３やＥＥＰＲＯＭ４に格納されているプログラムを実行する中央処理装置（ＣＰＵ）１５、割り込みコントローラ（ＩＮＴＣ）１６、システムコントローラ（ＳＹＳＣ）１２、ウォッチドッグタイマ（ＷＤＴ）１３、暗号モジュール（ＥＮＣＲＰ）１４、タイマ（ＴＭＲ）１０，１１、及び外部インタフェースポート（ＰＲＴ）１７，１８等を有する。
【００５２】
マイクロコンピュータ１は外部インタフェース端子として、電源端子Ｐｖｄｄ、グランド端子Ｐｖｓｓ、クロック端子Ｐｃｌｋ、リセット端子Ｐｒｓｔ、ＩＯ端子Ｐｉｏ、拡張用端子Ｐｅｘｔを有する。クロック端子Ｐｃｌｋ、リセット端子Ｐｒｓｔ、ＩＯ端子Ｐｉｏ、及び拡張用端子Ｐｅｘｔは外部インタフェースポート１７，１８に接続される。
【００５３】
ロジック部６、アナログ部５、ＲＡＭ２、ＲＯＭ３及びＥＥＰＲＯＭ４は図示を省略する内部バスに接続される。
【００５４】
ロジック回路６は分散配置された複数個の光検出用素子Ｄを備える。光検出用素子Ｄは光の照射を受けて逆バイアス状態のｐｎ接合に電流を流す半導体素子である。すなわち、ｐｎ接合における逆バイアス状態の空乏層に、光が入射された場合を考えるに、十分にエネルギーの大きい（波長の短い）光子が半導体中の価電子に衝突すると、価電子が励起され自由電子となり、電子が抜けて正の電荷を持った領域は正孔となる。すなわち光が入射する事で正孔・自由電子が対となって発生する。発生した正孔は電界により加速され、ｐ型半導体へ流出し、自由電子はｎ型半導体へ流出する。光の入射が続く限り正孔・自由電子の発生が続くため、光が入射した場合ｐｎ接合の逆バイアスに電流が流れる事になる。空乏層にかかる電界が十分大きく、発生した正孔・自由電子対がほとんど再結合すること無しに、空乏層から流出するとすれば、電流の大きさは入射した光子の数に比例する事になる。すなわち、十分に強い光を入射する事で逆バイアスのｐｎ接合に大きな電流を流すことができ、回路に誤動作を引き起こす。このようにして、積極的に誤動作を誘発し、誤動作により本来出力されるべきでない情報が出力される可能性も有り、これを統計的な手法などで解析を試みることによって、カードハッキング等の攻撃が可能にされることがある。
【００５５】
以下では、積極的に誤動作を誘発して機密保護情報を不正に獲得しようとするような攻撃を想定して、光検出用素子Ｄを用いて光照射を検出するための構成について説明する。
【００５６】
《インバータ型の光検出素子》
光検出素子Ｄとして例えばＣＭＯＳインバータ１００を用いる場合の動作原理を説明する。図３のようにＣＭＯＳインバータ１００に着目し、その入力を回路のグランド電圧Ｖｓｓに接続する場合、出力はハイレベル（Ｈ）になり、その後段に配置した論理整合用のインバータ１０１を介してセットリセット型のフリップフロップ（ＳＲＦＦ）１０２のセット端子にローレベルが供給される状態が初期状態とされる。その後、ＣＭＯＳインバータ１００に向けて局所的にレーザ光が照射されると、図４のようにＣＭＯＳインバータ１００における逆バイアス状態のｐｎ接合に電流が流れて出力がローレベル（Ｌ）に反転される。その変化によってフリップフロップ１０２がセット状態にされ、フリップフロップ１０２の出力Ｄ_ｒｓｔがハイレベルにされることによって、レーザ光照射が検出される。
【００５７】
図５にはレーザ照射の前後におけるローレベル入力のＣＭＯＳインバータ１００の状態が例示される。ＣＭＯＳインバータ１００は初期状態においてｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）ＭＰ１はオン（ＯＮ）、ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）ＭＮ１はオフ（ＯＦＦ）状態にされる。レーザ光照射によってｎチャンネル型ＭＯＳトランジスタＭＮ１の基板側を介してその出力端子からグランド電圧に向けて電流リークを生じ、出力はハイレベルからローレベルに反転する。図６にはＣＭＯＳインバータ１００の初期状態をハイレベル入力としたときのレーザ光照射による出力の変化を示している。この場合も同様であり、レーザ光照射によってｐチャンネル型ＭＯＳトランジスタＭＰ１の基板側を介して電源電圧Ｖｄｄからその出力端子に向けて電流リークを生じ、出力はローレベルからハイレベルに反転する。
【００５８】
図７にはレーザ光照射によるＣＭＯＳインバータに生ずるリーク電流経路をデバイスの縦断面によって例示する。光検出素子のＣＭＯＳインバータを構成するゲート電極１１０G及び１１１Gに対する入力電圧がローレベルで、レーザ照射により出力がハイレベルからローレベルへ反転する時の電流のリーク経路を示す。１１０はＭＯＳトランジスタＭＮ１が形成されるｐ型ウェル領域（Ｐwell）であり、そこに、ｎ型のソース電極１１０Ｓ及びドレイン電極１１０Ｄが形成されると共に、ｐ型の給電領域１１０ＶＳが形成され、１１０ＧはＭＯＳトランジスタＭＮ１のゲート電極とされる。１１１はＭＯＳトランジスタＭＰ１が形成されるｎ型ウェル領域(Ｎwell)であり、こに、ｐ型のソース電極１１１Ｓ及びドレイン電極１１１Ｄが形成されると共に、ｎ型の給電領域１１１ＶＤが形成され、１１１ＧはＭＯＳトランジスタＭＰ１のゲート電極とされる。初期状態においてハイレベルの出力ＯＵＴは、レーザ照射によってローレベルに変化される。レーザ照射によって、Ｐ型ウェル領域ｌ１１０とＮ型ウェル領域１１１の逆バイアスｐｎ接合、Ｎ型ウェル領域１１１とドレイン１１１Ｄの逆バイアスｐｎ接合、及びＰ型ウェル領域１１０とドレイン１１０Ｄとの逆バイアスｐｎ接合の夫々に電流リークを生じ、経路ＰＳ１を通って出力端子ＯＵＴからグランド電圧Ｖｓｓに電流が流れる。この電流はオン状態のｐチャンネルＭＯＳトランジスタＭＰ１を介して電源電圧Ｖｄｄから出力端子ＯＵＴに供給された電流である。このオン状態のｐチャンネルＭＯＳトランジスタＭＰ１による電流供給は逆バイアスのｐｎ接続リークする電流に比べて充分に小さければ、即座に出力ＯＵＴがハイレベルからローレベルへ反転する。後で説明するが、この意味において、オン状態のｐチャンネルＭＯＳトランジスタＭＰ１による電流供給が少なければ、レーザ光照射の感度がよくなる。
【００５９】
図８には同じＣＭＯＳインバータをダイオード的に使用した比較例が示される。例えば初期状態においてＭＯＳトランジスタＭＮ１がオフ状態になっている。その縦断面構造は図９に示される。逆バイアス状態のｐｎ接合のうち、レーザ光照射によってリーク電流が流れるｐｎ接合はＰ型ウェル領域１１０とＮ型ウェル領域１１１の逆バイアスｐｎ接合だけである。図７に比べるとレーザ光照射によって逆バイアス状態のｐｎ接合に流れる電流量が少ない。したがって、図７のようにＣＭＯＳインバータ１００を信号経路に直列に配置する構成の方がレーザ光照射に対して容易に高い感度を得ることができる。
【００６０】
《給電能力抑制》
図１０には光照射の検出感度を向上させたＣＭＯＳインバータ１００が例示され、図１１にはそのデバイス縦断面構造が例示される。光検出素子のＣＭＯＳインバータを構成するｐチャンネル型ＭＯＳトランジスタＭＰ１およびｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極１１０G及び１１１Gに対する入力電圧がローレベルであり、レーザ照射により出力がハイレベルからローレベルへ反転する時の電流のリーク経路を示す。同図においてＣＭＯＳインバータ１００は初期状態でハイレベル出力に用いられるものとする。この場合、ＭＯＳトランジスタＭＰ１のソースに抵抗素子Ｒ１を接続し、レーザ光照射によるリーク電流に対してオン状態のｐチャンネル型ＭＯＳトランジスタＭＰ１からの充電電流を少なくする。要するに、ｐチャンネル型ＭＯＳトランジスタＭＰ１側からの給電能力を低くする。これにより、レーザ光照射による出力ＯＵＴのハイレベルからローレベルへの反転動作が速くなり、レーザ光照射に対する感度が更に向上する。ｐチャンネル型ＭＯＳトランジスタＭＰ１側からの給電能力を低くするには当該ＭＯＳトランジスタＭＰ１それ自体のサイズを小さくして対応することも可能である。
【００６１】
図１２には前記抵抗素子Ｒ１のレイアウト例が示される。ＣＭＯＳ型の半導体集積回路において、各種回路はグランドライン１２０からの給電を受けるｐ型ウェル領域１２１と電源ライン１２５からの給電を受けるｎ型ウェル領域１２６が隣接して並列された所定高さ寸法の半導体領域１２８に形成される。この半導体領域１２８には検出素子ＤとしてのＣＭＯＳインバータだけでなく、その他の回路が隣接して形成される。この状態で。図示を省略する電源幹線から電源ライン１２５への経路に前記抵抗素子Ｒ１を挿入すると、検出素子ＤとしてのＣＭＯＳインバータ１００だけでなく、その他セルの回路におけるＰＭＯＳの電流駆動能力が低下してしまう。
【００６２】
図１３にはその他セルの回路におけるＰＭＯＳの電流駆動能力の低下を抑制するために好適な抵抗素子Ｒ１の挿入形態が例示される。すなわち、横方向に延在するｎ型ウェル領域１２６において、前記ｐチャンネル型ＭＯＳトランジスタＭＰ１を形成するｎ型ウェル領域１３０を分離し、ｎ型ウェル領域１３０から分離されたｎ型ウェル領域１２６には左右の電源幹線から夫々の電源ライン１２５に給電し、ｎ型ウェル領域１３０には分離されたｎ型ウェル領域１２６の給電用電源ライン１２５から抵抗素子Ｒ１を介して給電する。したがって、ＣＭＯＳインバータ１００の光検出感度を向上させるため抵抗素子Ｒ１を挿入する場合にロジック回路を構成するＰＭＯＳが形成されるｎ型ウェル領域１２６への給電は影響されない。
【００６３】
図１４には光照射の検出感度を向上させたＣＭＯＳインバータ１００の別の例が示され、図１５にはそのデバイス縦断面構造が例示される。光検出素子のＣＭＯＳインバータを構成するｐチャンネル型ＭＯＳトランジスタＭＰ１およびｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極１１０G及び１１１Gに対する入力電圧がハイレベルであり、レーザ照射により出力がローレベルからハイレベルへ反転する時の電流のリーク経路を示す。同図においてＣＭＯＳインバータ１００は初期状態でローレベル出力に用いられるものとする。この場合、ＭＯＳトランジスタＭＮ１のソースに抵抗素子Ｒ２を接続し、レーザ光照射によるリーク電流に対してオン状態のｎチャンネル型ＭＯＳトランジスタＭＮ１からの放電電流を少なくする。要するに、ｎチャンネル型ＭＯＳトランジスタＭＮ１側からの給電能力を低くする。これにより、レーザ光照射による出力ＯＵＴのローレベルからハイレベルへの反転動作が速くなり、レーザ光照射に対する感度が更に向上する。ｎチャンネル型ＭＯＳトランジスタＭＮ１側からの給電能力を低くするには当該ＭＯＳトランジスタＭＮ１それ自体のサイズを小さくして対応することも可能である。
【００６４】
図１６には前記抵抗素子Ｒ２のレイアウト例が示される。ＣＭＯＳ型の半導体集積回路において、各種回路はグランドライン１２０からの給電を受けるｐ型ウェル領域１２１と電源ライン１２５からの給電を受けるｎ型ウェル領域１２６が隣接して並列された所定高さ寸法の半導体領域１２８に形成される。この半導体領域１２８には検出素子ＤとしてのＣＭＯＳインバータだけでなく、その他の回路が隣接して形成される。この状態で。図示を省略する電源幹線からグランドライン１２０への経路に前記抵抗素子Ｒ２を挿入すると、検出素子ＤとしてのＣＭＯＳインバータ１００だけでなく、その他セルの回路におけるＮＭＯＳの電流駆動（電流引き抜き）能力が低下してしまう。
【００６５】
図１６にはその他セルの回路におけるＮＭＯＳの電流駆動能力の低下を抑制するために好適な抵抗素子Ｒ２の挿入形態が例示される。すなわち、横方向に延在するｐ型ウェル領域１２１において、前記ｎチャンネル型ＭＯＳトランジスタＭＮ１を形成するｐ型ウェル領域１４０を分離し、ｐ型ウェル領域１４０から分離されたｐ型ウェル領域１２１には左右のグランド幹線から夫々のグランドライン１２０に給電し、ｐ型ウェル領域１４０には分離されたｐ型ウェル領域１２１の給電用グランドライン１２０から抵抗素子Ｒ２を介して給電する。したがって、ＣＭＯＳインバータ１００の光検出感度を向上させるため抵抗素子Ｒ２を挿入する場合にロジック回路を構成するＮＭＯＳが形成されるｐ型ウェル領域１２１への給電は影響されない。
【００６６】
《バッファインバータのＶＬＴ》
図１７には光照射の検出感度を向上させたＣＭＯＳインバータ１００の更に別の例が示される。前記ＣＭＯＳインバータ１００の後段に配置されるバッファインバータとしての極性整合用のインバータ１００の論理閾値電圧ＶＬＴを、ＣＭＯＳインバータ１００の初期状態の出力レベルに応じて決める。ＣＭＯＳインバータ１００の初期状態の出力レベルがハイレベルの場合には、極性整合用のインバータ１００の論理閾値電圧ＶＬＴを高くする。例えばｐチャンネル型ＭＯＳトランジスタのサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタのサイズを小さくする。これにより、レーザ光照射に感応してＣＭＯＳインバータ１００の出力がハイレベルからローレベルに反転するとき、極性整合用のインバータ１００の出力は速やかに反転する。一方、ＣＭＯＳインバータ１００の初期状態の出力レベルがローレベルの場合には、極性整合用のインバータ１００の論理閾値電圧ＶＬＴを低くする。例えばｐチャンネル型ＭＯＳトランジスタのサイズを小さくし、ｎチャンネル型ＭＯＳトランジスタのサイズを大きくする。これにより、レーザ光照射に感応してＣＭＯＳインバータ１００の出力がローレベルからハイレベルに反転するとき、極性整合用のインバータ１００の出力は速やかに反転する。これらによって光照射の検出感度を上げることができる。
【００６７】
《インバータ直列型のレイアウト》
図１には上述の検出インバータとしてのＣＭＯＳインバータ１００を多数直列接続して配置した構成が例示される。図１では例えばロジック回路６の領域に対して部分回路領域１５１，１５２に代表される複数の部分回路領域を想定し、夫々の部分回路領域１５１，１５２，…において、例えば初段の入力が一定論理値たとえばハイレベルの論理値１にされて直列的に接続された複数個のＣＭＯＳインバータ１００を分散して配置する。図３で説明したようＣＭＯＳインバータ１００と論理整合用インバータ１０１のペアを多数直列接続し、さらには論理整合用インバータ１０１を廃止して全てのインバータをＣＭＯＳインバータ１００としてもよい。ＣＭＯＳインバータ１００と論理整合用インバータ１０１のペアを多数直列接続する場合には、全てのＣＭＯＳインバータ１００に対して抵抗素子Ｒ１又はＲ２のいずれか一方による給電能力抑制の構成を採用すればよい。したがって、図１３、図１６で説明したウェル領域分離の構成を採用する場合にｐウェル領域又はｎ型ウェル領域の一方に対してだけウェル分離の構成を採用すればよく、レイアウトパターンが簡素化される。さらに、バッファインバータ（論理整合用インバータ）１０１のＶＬＴ設定による感度の向上も期待できるようになる。これに対してバッファインバータ１０１を用いなければ、抵抗素子Ｒ１、Ｒ２による給電能力抑制によって検出感度が高くされた多数の検出インバータを用いることができる。但し、レイアウト構成は複雑になり、また、バッファインバータ１０１のＶＬＴ設定による感度の向上を適用することができない点に注意を要する。その場合には、検出インバータとしてのＣＭＯＳインバータの論理閾値をロジック回路に含まれるインバータに比較して変更することで、感度を向上させることが可能となる。つまり、ＣＭＯＳインバータに対する入力がローレベルの場合、インバータの論理閾値を下げる、または、ＣＭＯＳインバータに対する入力がハイレベルの場合は、インバータの論理閾値を上げることで、感度向上させることが可能となる。 また、光照射前にハイレベルを出力する検出インバータ１００の次段に配置された前記バッファインバータ１０１の論理閾値電圧は、前記ロジック回路に含まれるインバータの論理閾値電圧よりも高くされている。光照射によって出力電位が低下する検出インバータの出力変動に対する検出感度を上げることができる。
【００６８】
部分回路領域１５１，１５２，…毎にＣＭＯＳインバータ１００の直列回路を形成した場合、光照射によるＣＭＯＳインバータ１００の出力反転による入力の論理値反転を検出する検出回路としてのフリップフロップＳＲＦＦ１０２とそれが接続されるＣＭＯＳインバータ１００の直列回路とは、別々の部分回路領域１５１，１５２，…に配置する。要するに、部分回路領域１５１においてＣＭＯＳインバータ１００の直列回路の終段で得られる信号Ｄ１＿ｄｅｔは部分回路領域１５２に配置されたＳＲＦＦ１０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ１＿ｒｓｔを得る。部分回路領域１５２においてＣＭＯＳインバータ１００の直列回路の終段で得られる信号Ｄ２＿ｄｅｔは部分回路領域１５１に配置されたＳＲＦＦ１０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ２＿ｒｓｔを得る。これにより、局所的な光照射によってＳＲＦＦ１０２も誤動作する虞を未然に防止することができる。
【００６９】
図１８には検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔを用いた制御例が示される。ロジック回路６にはｎ個の部分回路領域があると想定する。夫々の部分回路領域においてＣＭＯＳインバータ１００の直列回路の終段で得られた信号Ｄ１＿ｄｅｔ〜Ｄｎ＿ｄｅｔ（例えばレーザ光照射検出に応答してハイレベルにされる）は対応するＳＲＦＦ１０２のセット端子Ｓに供給され、夫々のＳＲＦＦ１０２の出力端子Ｑから出力される検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔはシステムコントローラ１２のリセット制御ロジックに供給され、ここで論理和が採られ、その論理和信号が内部リセット信号ｒｓｔにされる。内部リセット信号ｒｓｔはＣＰＵ１５、ＴＭＲ１０、ＲＡＭ１１等の内部回路に供給され、例えば、そのハイレベルによって初期化動作を指示する。前記システムコントローラ１２のリセット制御ロジックは前記検出回路としてのＳＲＦＦ１０２からの出力の論理値反転の検出に応答して前記ロジック回路６の動作を制限する制限回路の一例とされる。
【００７０】
一方、リセット端子Ｐｒｓｔからポート１７に与えられるローレベルからハイレベルへの変化に応答してローレベルからハイレベルに変化される内部リセット信号ｚｒｓｔがＳＲＦＦ１０２のリセット端子（Ｒ）に入力されることにより、全てのＳＲＦＦ１０２はリセット状態にされ、内部リセット信号ｒｓｔはネゲートされることになる。
【００７１】
図１９には図１８の回路の動作タイミングが例示される。時刻ｔ０において例えば一つの部分回路領域でレーザ光照射に応答して信号Ｄｉ＿ｄｅｔがハイレベルパルス変化を生ずると、これに対応するＳＲＦＦ１０２がセット状態にされ、これに応答して内部リセット信号ｒｓｔがハイレベルに変化される。これによってＣＰＵ１５に代表されるロジック回路６の内部で初期化動作が開始される。したがってその間、マイクロコンピュータ１はリセット解除後の動作は不能になり、レーザ光照射により誤動作を引き起こしてＣＰＵのプログラムを改竄されたり、秘匿データを不正にアクセスしたりすることが阻止される。その後、リセット端子Ｐｒｓｔを時刻ｔ１から所定期間ローレベルに維持し、時刻ｔ２にハイレベルにすることによって、ロジック回路６は動作可能にされる。
【００７２】
図１８の例ではレーザ光照射の検出をマイクロコンピュータ１の内部リセット指示に利用し、その後の外部リセット指示で正規の動作を再開可能としたが、それに限定されず、一旦レーザ光照射を検出したときには再度正規の動作を再開できないようにマイクコンピュータの動作を禁止する不揮発性制御ビットをプログラムするように適用したり、高電圧等を用いて自己破壊するトリガに適用することも可能である。
【００７３】
《ゲート種別》
光検出素子Dとしての前記検出インバータは、ＣＭＯＳインバータに限定されず、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートなどを用いて構成してもよい。例えば図２０には３入力ナンドゲートを用いた検出インバータの例が示される。ここでは、３入力ナンドゲートに対する入力がハイレベルの場合で、ｐチャンネル型ＭＯＳトランジスタサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタサイズを小さくして給電能力を変化させている。つまり、トランジスタサイズを変更することで、Ｖｄｄ側の給電能力を高くなり、Ｖｓｓ側の給電能力が低くなるため検出感度が向上することが可能となる。、図６の場合と同様にハイレベル入力を初期状態とする検出インバータにおけるレーザ光検出感度を高くしてある。 ［実施の形態２］
《ダイオード並列型》
図２２にはロジック回路６に直列的に配置した光検出素子Ｄとしてダイオードを用いた基本構成が例示される。
【００７４】
前記ロジック回路６が形成された領域に分散され初段の入力が例えばハイレベルの論理値１にされて直列的に複数個のバッファ２０１が配置され、前記バッファ２０１の入力と当該バッファ２０１の前段のバッファ２０１の出力との間の信号パスＰＳＳとグランド電圧ＶＳＳとの間に逆バイアス状態で複数個の検出ダイオード２００が並列に接続される。すなわち、前記検出ダイオード２００のカソードが前記信号パスＰＳＳに接続されアノードがグランド電圧に接続される。２０３は論理整合用のインバータである。最終段のバッファ２０１の出力の反転信号は検出回路として例えば前記同様のセットリセット型フリップフロップ（ＳＲＦＦ）２０２のセット端子に供給され、光照射による前記検出ダイオード２００の順バイアス状態への変化によるバッファ２０１の論理値反転出力を検出する。
【００７５】
検出ダイオード２００は例えば図２３に例示されるように、ｐ型ウェル領域１１０に形成されたｎ型半導体領域１１０Ｃをカソードとし、ｐ型の給電領域１１０ＶＳに接続するｐ型ウェル領域１１０をアノードとして構成される。ｐ型ウェル領域１１０とカソードを構成するｎ型半導体領域１１０Ｃとは逆バイアスｐｎ接合とされている。この状態で検出ダイオード２００にレーザ光が照射されると、ｐ型ウェル領域１１０とカソードを構成するｎ型半導体領域１１０Ｃとの逆バイアスｐｎ接合に電流リークを生じ、経路ＰＳ３に電流が流れ、その後段のバッファ２０１の入力がローレベルに反転される。この反転によってＳＲＦＦ２０２がセット状態にされ、ハイレベルの検出信号Ｄ＿ｒｓｔを得る。
【００７６】
図２４には検出ダイオード２００を電源端子Ｖｄｄとの間で逆バイアス状態に接続する場合の構成が例示される。すなわち、初段のバッファ２０１の入力にはグランド電圧Ｖｓｓを接続し、前記検出ダイオード２００のアノードがバッファ２０１の間の前記信号パスＰＳＳに接続されカソードが電源電圧Ｖｄｄに接続される。この場合には論理整合用のインバータ２０３は不要である。前記検出ダイオード２００は例えば図２５に例示されるように、ｎ型ウェル領域１１１に形成されたｐ型半導体領域１１１Ａをアノードとし、ｎ型の給電領域１１１ＶＤに接続するｎ型ウェル領域１１１をカソードとして構成される。ｎ型ウェル領域１１１とアノードを構成するｐ型半導体領域１１１Ａとは逆バイアスｐｎ接合とされている。この状態で検出ダイオード２００にレーザ光が照射されると、ｎ型ウェル領域１１１とアノードを構成するｐ型半導体領域１１１Ａとの逆バイアスｐｎ接合に電流リークを生じ、経路ＰＳ４に電流が流れ、その後段のバッファ２０１の入力がローレベルに反転される。この反転によってＳＲＦＦ２０２がセット状態にされ、ハイレベルの検出信号Ｄ＿ｒｓｔを得る。
【００７７】
上述のように一対のバッファ２０２の間の毎に複数個の検出ダイオード２０１が接続されるから、検出ダイオード２０１毎にバッファを設ける場合に比べて面積効率が高くされ、且つ、全くバッファを配置しない場合に比べて良好な検出速度を得ることができる。
【００７８】
《受光面積拡大》
図２６には検出ダイオード２００のレイアウト例が示される。ここではＣＭＯＳ型の半導体集積回路を想定し、各種回路はグランドライン２２０からの給電を受けるｐ型ウェル領域２２１と電源ライン２２５からの給電を受けるｎ型ウェル領域２２６が隣接して並列された所定高さ寸法の半導体領域２２８に形成される。この半導体領域１２８にはDとしての検出ダイオード２００だけでなく、その他の回路２３０が隣接して形成される。図ではその他の回路としてＣＭＯＳインバータが図示されている。ＤＦ＿Ｓ（ＮＭＯＳ）はｎチャンネル型ＭＯＳトランジスタのソース電極を構成するｎ型半導体拡散層、ＤＦ＿Ｄ（ＮＭＯＳ）はｎチャンネル型ＭＯＳトランジスタのドレイン電極を構成するｎ型半導体拡散層、ＤＦ＿Ｓ（ＰＭＯＳ）はｐチャンネル型ＭＯＳトランジスタのソース電極を構成するｐ型半導体拡散層、ＤＦ＿Ｄ（ＰＭＯＳ）はｐチャンネル型ＭＯＳトランジスタのドレイン電極を構成するｐ型半導体拡散層、ＰＳＩ＿ＧがＭＯＳトランジスタのポリシリコンゲート電極を意味する。
【００７９】
図２７には検出ダイオードの平面レイアウトが詳細に例示される。図２８には図２７におけるＡ−Ａ矢視断面が示され、図２９には図２７におけるＢ−Ｂ矢視断面が示される。
【００８０】
ここでは、前記検出ダイオード２００がグランドライン２２０との間で逆バイアス状態にされる場合、即ち、前記検出ダイオード２００のカソードが前記信号パスＰＳＳに接続されアノードがグランドライン２２０に接続されるときの構成が示される。前記検出ダイオード２００が形成されたｐ型ウェル領域２２１＿Ｄはロジック回路が形成されたｐ型ウェル領域２２１＿ＬＧＣの高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域２２１＿Ｄにこれとｐｎ接合を形成するｎ型半導体拡散層２４０がカソードとして形成される。これにより検出ダイオード２００の受光面積が大きくなり、検出感度を高くすることができる。
【００８１】
更に、前記検出ダイオード２００が形成されたｐ型ウェル領域２２１＿Ｄがグランド電圧Ｖｓｓを受けるグランドライン２２０としてのｐ型半導体領域は前記カソードを構成するｎ型半導体拡散層２４０の対向辺に向けて突出され、距離ｄｉｓ＿Ｄが短くされている。ロジック回路が形成されたｐ型ウェル領域２２１＿ＬＧＣにおいてそのようなグランドライン２２０の突出はない。光の受光面を構成するｎ型半導体拡散層２４０とグランドライン２２０＿Ｄとの拒路が短くされることによって、レーザ光照射に起因してｐ型ウェル領域に２２１＿Ｄに流れる電流の経路が短くなり、この点において検出ダイオードによる光検出感度が高くなる。
【００８２】
また、金属配線で構成される信号パスＰＳＳをコンタクトホール２５１を介してｎ型半導体拡散層２４０に低抵抗で接続するためのサリサイド（セルアラインによって形成されたシリサイド）２５０がｎ型半導体拡散層２４０の一部に限定して、例えば、前記ｎ型半導体拡散層２４０と前記信号パスＰＳＳの金属層とのコンタクト２５１の周辺に限定して形成される。サリサイドによって前記ｎ型半導体拡散層２４０の全体が遮光されることによって検出感度が低下する虞を未然に防止することができる。尚、その他の拡散層の表面には殆ど全面にサリサイドが形成されている。
【００８３】
特に図示はしないが、図２７乃至図２９で説明した技術的事項は、前記検出ダイオード２００の逆バイアス接続形態が図２４及び図２５で説明した場合にも当然適用することができる。基本的に、図２７乃至図２９の説明内容における半導体領域のｐ型、ｎ型の導電型を入れ換え、電源電圧とグランド電圧を入れ換えて考えればよいので、その詳細な説明は省略する。
【００８４】
《バッファの給電能力とＶＬＴ》
図３０には図２２の構成におけるレーザ光照射の検出感度をバッファの構成によって向上させる例が示される。前記検出ダイオード２００が前記信号パスＰＳＳとグランドラインＶＳＳとの間で逆バイアス状態にされるとき、換言すれば、前記検出ダイオード２００のカソードが前記信号パスＰＳＳにアノードがグランドラインＶＳＳに接続される。バッファ２０１をＣＭＯＳインバータ２７１，２７２の直列回路によって構成し、初段ＣＭＯＳインバータ２０１の論理閾値電圧ＶＬＴをロジック回路のインバータの論理閾値電圧ＶＬＴよりも高くすることによって、検出感度を向上させることが可能となる。初段ＣＭＯＳインバータの論理閾値電圧は、後段ＣＭＯＳインバータ及びロジック回路に含まれるインバータの論理閾値電圧に比べて高いことで、レーザ照射により入力電位が変動したとき、つまり入力電圧がハイレベルの状態で、変動することでその電位が一時的に小さくなった時、その電位変動に応じて速やかにインバータの出力を反転することが可能となり、結果的に検出感度を向上させることが可能となる。
【００８５】
後段ＣＭＯＳインバータ２７２の電源電流供給能力は初段ＣＭＯＳインバータ２７１の電源電流供給能力よりも小さくする。例えば、ＣＭＯＳインバータ２７１のｐチャンネル型ＭＯＳトランジスタのサイズを大きくし、ｎチャンネル型ＭＯＳトランジスタのサイズを小さくし、ＣＭＯＳインバータ２７２のｐチャンネル型ＭＯＳトランジスタのサイズをそのｎチャンネル型ＭＯＳトランジスタのサイズよりも小さくする。
【００８６】
初段ＣＭＯＳインバータ２７１の論理閾値電圧が後段ＣＭＯＳインバータ２７２の論理閾値電圧よりも高くされることにより、検出ダイオード２００への光照射によるカソードからの電流引き抜きによる論理値反転に対する検出感度を高くできる。また、後段ＣＭＯＳインバータ２７２の電源電流供給能力を初段ＣＭＯＳインバータ２７１の電源電流供給能力よりも小さくすることにより、検出ダイオード２００への光照射によるカソードからの電流引き抜きを高速化でき、結果として高い光検出感度を実現することができる。
【００８７】
特に図示はしないが、図３０で説明した技術的事項は、前記検出ダイオード２００の逆バイアス接続形態が図２４及び図２５で説明した場合にも当然適用することができる。すなわち、初段インバータの論理閾値電圧はロジック回路に含まれるインバータの論理閾値電圧に対して低くされることで、検出感度を向上させることが可能となる。
【００８８】
後段インバータのグランド電流供給能力は初段インバータのグランド電流供給能力よりも小さくされればよい。これにより、初段インバータの論理閾値電圧をロジック回路に含まれるインバータの論理閾値電圧よりも低くすることにより、検出ダイオードへの光照射によるアノードへの電流供給による論理値反転に対する検出感度を高くできる。また、後段インバータのグランド電流供給能力を初段インバータのグランド電流供給能力よりも小さくすることにより、検出ダイオードへの光照射によるアノードへの電流供給を高速化でき、結果として高い光検出感度を実現することができる。
【００８９】
《ダイオード並列型のレイアウト》
図２１には上述の検出ダイオード２００を多数接続して配置した構成が例示される。図２１では例えばロジック回路６の領域に対して部分回路領域２５１，２５２に代表される複数の部分回路領域を想定し、夫々の部分回路領域２５１，２５２，…において、例えば初段の入力が一定論理値たとえばハイレベル（電源電圧レベル）の論理値１にされて直列的に接続された複数個のバッファ２０１とグランド電圧Ｖｓｓとの間に多数の検出ダイオード２００が分散して並列配置される。検出ダイオード２００のレイアウト構成やバッファ２０１の論理閾値電圧については適宜前述の技術が適宜適用される。
【００９０】
部分回路領域２５１，２５２，…毎に検出ダイオード２００のアレイを形成した場合、レーザ光照射による検出ダイオード２００の電流リークによる信号経路ＰＳＳの論理値反転を検出する検出回路としてのフリップフロップＳＲＦＦ２０２とそれが接続される検出ダイオード２００のアレイとは、別々の部分回路領域２５１，２５２，…に配置する。要するに、部分回路領域２５１において検出インバータ２００のアレイの終段で得られる信号Ｄ１＿ｄｅｔは部分回路領域２５２に配置されたＳＲＦＦ２０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ１０２の出力端子（Ｑ）に信号Ｄ１＿ｒｓｔを得る。部分回路領域２５２において検出ダイオード２００のアレイの終段で得られる信号Ｄ２＿ｄｅｔは部分回路領域２５１に配置されたＳＲＦＦ２０２のセット端子（Ｓ）に供給され、当該ＳＲＦＦ２０２の出力端子（Ｑ）に信号Ｄ２＿ｒｓｔを得る。これにより、局所的な光照射によってＳＲＦＦ１０２も誤動作する虞を未然に防止することができる。
【００９１】
検出信号Ｄ１＿ｒｓｔ〜Ｄｎ＿ｒｓｔは図１８と同様の制御例に適用することができ、ＣＰＵ１５等のデータ処理ユニットのプログラムが改竄されたり、データ処理ユニットが用いる秘匿データが不正アクセスされたりする事態の抑制に役立つ。
【００９２】
［実施の形態３］
図３１には上述したマイクロコンピュータ１を適用したデータ処理システムが例示される。ここではデータ処理システムの一例としてマルチファンクションＳＩＭ（Subscriber Identity Module Card）カードが例示される。マルチファンクションＳＩＭカード３００は、携帯電話器、携帯端末或いはＰＣ（personal computer）などに搭載して移動体通信や所定の取引のためのユーザ認証などに用いられる。３０１はマルチファンクションＳＩＭカード３００が搭載される装置のホスト装置（ＨＯＳＴ）を意味し、例えばケーブル３０３によってインタフェースされる。
【００９３】
マルチファンクションＳＩＭカード３００は、図示を省略する回路基板に、夫々半導体集積回路化された、インタフェースコントローラ（ＣＮＴ）３０６、電気的に書き換え可能な不揮発性メモリとしてのフラッシュメモリ（ＦＬＡＳＨ）３０７、及びマイクロコンピュータ１を備える。インタフェースコントローラ３０６はホストインタフェース（ＨＩＦ）３１０、メモリインタフェース（ＦＩＦ）３１１、マイクロプロセッサ（ＭＰＵ）３１３、マイクロコンピュータインタフェース（ＭＣＩＦ）３１２を有する。ＭＰＵ３１３はＨＯＳＴ３０２からのコマンド等による指示に応答してＦＬＡＳＨ３０７に対するアクセス制御、そしてＭＣＵ１を用いた認証処理などを制御する。
【００９４】
認証処理などに用いられるＭＣＵ１にはチップ占有面積の小さなレーザ光照射の検出素子Ｄが搭載されているので、光検出素子の配置に面積的な制約を受け難く、搭載できる検出素子の数という点で光照射の検出に万全を記すことが容易になり、データ処理システムへの故障利用攻撃に対して高い安全保障を実現することができる。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、検出デバイスとして反転回路を用いる部分と検出ダイオードを用いる部分とを一つの半導体集積回路に混在させてもよい。また、半導体集積回路はＣＭＯＳ集積回路に限定されず、バイポーラ、或いはＭＯＳとバイポーラ混載の集積回路などにも広く適用することができる。ロジック回路（ＬＧＣ）は中央処理装置（ＣＰＵ）、割り込みコントローラ（ＩＮＴＣ）、システムコントローラ（ＳＹＳＣ）、ウォッチドッグタイマ（ＷＤＴ）、暗号モジュール（ＥＮＣＲＰ）、タイマ（ＴＭＲ）、外部インタフェースポート（ＰＲＴ）に限定されず、適宜のロジック回路を含めばよい。マイクロコンピュータ１を適用可能なデータ処理システムはマルチファンクションＳＩＭカード３００に限定されず、民生用及び産業用の各種電子機器に広く適用することができる。
【符号の説明】
【００９７】
１ マイクロコンピュータ（ＭＣＵ）
６ ロジック回路（ＬＧＣ）
１５ 中央処理装置（ＣＰＵ）
１６ 割り込みコントローラ（ＩＮＴＣ）
１２ システムコントローラ（ＳＹＳＣ）
１３ ウォッチドッグタイマ（ＷＤＴ）
１４ 暗号モジュール（ＥＮＣＲＰ）
１０，１１ タイマ（ＴＭＲ）
１７，１８ 外部インタフェースポート（ＰＲＴ）
Ｄ 光検出用素子
１００ 光検出素子としてのＣＭＯＳインバータ
１０１ 論理整合用のインバータ
１０２ フリップフロップ（ＳＲＦＦ）
２００ 光検出素子Ｄとしての検出ダイオード
２０１ バッファ
２０２ フリップフロップ（ＳＲＦＦ）
３００ マルチファンクションＳＩＭカード
【特許請求の範囲】
【請求項１】
ロジック回路と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を１個の半導体チップに有する半導体集積回路。
【請求項２】
前記検出インバータは、ＣＭＯＳインバータ、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートを用いて構成される、請求項１記載の半導体集積回路。
【請求項３】
前記検出インバータのうち光照射前にハイレベルを出力する検出インバータの電源端子側に第１の抵抗素子が配置された、請求項１記載の半導体集積回路。
【請求項４】
前記光照射前にハイレベルを出力する検出インバータにおけるハイレベルを出力するトランジスタが形成される第１の半導体領域と、前記ロジック回路を構成するトランジスタが形成され前記第１の半導体領域と同一導電型の第２の半導体領域とは分離され、前記第１の半導体領域には、前記第１の抵抗素子を介して前記第２の半導体領域への給電パスから電源電圧が供給される、請求項３記載の半導体集積回路。
【請求項５】
前記検出インバータのうち光照射前にローレベルを出力する検出インバータのグランド端子側に第２の抵抗素子が配置された、請求項１記載の半導体集積回路。
【請求項６】
前記光照射前にローレベルを出力する検出インバータにおけるローレベルを出力するトランジスタが形成される第３の半導体領域と、前記ロジック回路を構成するトランジスタが形成され前記第３の半導体領域と同一導電型の第４の半導体領域とは分離され、前記第３の半導体領域には、前記第４の半導体領域への給電パスから前記第２の抵抗素子を介してグランド電圧が供給される、請求項５記載の半導体集積回路。
【請求項７】
前記検出インバータの間にバッファインバータが配置され、光照射前にハイレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、ロジック回路を構成するインバータの論理閾値電圧よりも高くされている、請求項１記載の半導体集積回路。
【請求項８】
前記検出インバータの間にバッファインバータが配置され、光照射前にローレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、ロジック回路を構成するインバータの論理閾値電圧よりも低くされている、請求項１記載の半導体集積回路。
【請求項９】
前記ロジック回路にはその部分回路領域毎に前記インバータの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記インバータの直列回路と検出回路とは相互に異なる回路領域の間で接続される、請求項１記載の半導体集積回路。
【請求項１０】
前記ロジック回路が利用する記憶装置をさらに有し、
前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する、請求項９記載の半導体集積回路。
【請求項１１】
回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有するデータ処理システムであって、
前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する、データ処理システム。
【請求項１２】
ロジック回路と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を１個の半導体チップに有する半導体集積回路。
【請求項１３】
前記ロジック回路及び前記検出ダイオードは、電源ラインからの給電を受けるｐ型ウェル領域とグランドラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成され、
前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、
前記検出ダイオードが形成されたｐ型ウェル領域はロジック回路が形成されたｐ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域にこれとｐｎ接合を形成するｎ型半導体領域が形成される、請求項１２記載の半導体集積回路。
【請求項１４】
前記検出ダイオードが形成されたｐ型ウェル領域がグランドラインから給電を受けるためのｐ型半導体領域は前記カソードを構成するｎ型半導体領域の対向辺に向けて突出されている、請求項１３記載の半導体集積回路。
【請求項１５】
前記信号パスを構成する金属層に前記ｐｎ接合を形成するｎ型半導体領域を接続するためのシリサイドが前記ｎ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成された、請求項１３記載の半導体集積回路。
【請求項１６】
前記ロジック回路及び前記検出ダイオードは、電源ラインからの給電を受けるｐ型ウェル領域とグランドラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成され、
前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、
前記検出ダイオードが形成されたｎ型ウェル領域はロジック回路が形成されたｎ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｎ型ウェル領域にこれとｐｎ接合を形成するｐ型半導体領域が形成される、請求項１２記載の半導体集積回路。
【請求項１７】
前記検出ダイオードが形成されたｎ型ウェル領域が電源ラインから給電を受けるためのｎ型半導体領域は前記アノードを構成するｐ型半導体領域の対向辺に向けて突出されている、請求項１６記載の半導体集積回路。
【請求項１８】
前記信号パスを構成する金属層に前記ｐｎ接合を形成するｐ型半導体領域を接続するためのシリサイドが前記ｐ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成された、請求項１７記載の半導体集積回路。
【請求項１９】
前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、
前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧は後段インバータの論理閾値電圧よりも高くされ、後段インバータの電源電流供給能力は初段インバータの電源電流供給能力よりも小さくされる、請求項１３記載の半導体集積回路。
【請求項２０】
前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、
前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧は後段インバータの論理閾値電圧よりも低くされ、後段インバータのグランド電流供給能力は初段インバータのグランド電流供給能力よりも小さくされる、請求項１３記載の半導体集積回路。
【請求項２１】
前記ロジック回路にはその部分回路領域毎に前記バッファ及びダイオードの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記バッファ及びダイオードの直列回路と検出回路とは相互に異なる回路領域の間で接続される、請求項１２記載の半導体集積回路。
【請求項２２】
前記ロジック回路が利用する記憶装置をさらに有し、
前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する、請求項１２記載の半導体集積回路。
【請求項２３】
回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有するデータ処理システムであって、
前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する、データ処理システム。
【請求項１】
ロジック回路と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を１個の半導体チップに有する半導体集積回路。
【請求項２】
前記検出インバータは、ＣＭＯＳインバータ、全入力を共通接続したナンドゲート、又は全入力を共通接続したノアゲートを用いて構成される、請求項１記載の半導体集積回路。
【請求項３】
前記検出インバータのうち光照射前にハイレベルを出力する検出インバータの電源端子側に第１の抵抗素子が配置された、請求項１記載の半導体集積回路。
【請求項４】
前記光照射前にハイレベルを出力する検出インバータにおけるハイレベルを出力するトランジスタが形成される第１の半導体領域と、前記ロジック回路を構成するトランジスタが形成され前記第１の半導体領域と同一導電型の第２の半導体領域とは分離され、前記第１の半導体領域には、前記第１の抵抗素子を介して前記第２の半導体領域への給電パスから電源電圧が供給される、請求項３記載の半導体集積回路。
【請求項５】
前記検出インバータのうち光照射前にローレベルを出力する検出インバータのグランド端子側に第２の抵抗素子が配置された、請求項１記載の半導体集積回路。
【請求項６】
前記光照射前にローレベルを出力する検出インバータにおけるローレベルを出力するトランジスタが形成される第３の半導体領域と、前記ロジック回路を構成するトランジスタが形成され前記第３の半導体領域と同一導電型の第４の半導体領域とは分離され、前記第３の半導体領域には、前記第４の半導体領域への給電パスから前記第２の抵抗素子を介してグランド電圧が供給される、請求項５記載の半導体集積回路。
【請求項７】
前記検出インバータの間にバッファインバータが配置され、光照射前にハイレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、ロジック回路を構成するインバータの論理閾値電圧よりも高くされている、請求項１記載の半導体集積回路。
【請求項８】
前記検出インバータの間にバッファインバータが配置され、光照射前にローレベルを出力する検出インバータの次段に配置された前記バッファインバータの論理閾値電圧は、ロジック回路を構成するインバータの論理閾値電圧よりも低くされている、請求項１記載の半導体集積回路。
【請求項９】
前記ロジック回路にはその部分回路領域毎に前記インバータの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記インバータの直列回路と検出回路とは相互に異なる回路領域の間で接続される、請求項１記載の半導体集積回路。
【請求項１０】
前記ロジック回路が利用する記憶装置をさらに有し、
前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する、請求項９記載の半導体集積回路。
【請求項１１】
回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有するデータ処理システムであって、
前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータと、光照射による前記検出インバータの出力反転による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する、データ処理システム。
【請求項１２】
ロジック回路と、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を１個の半導体チップに有する半導体集積回路。
【請求項１３】
前記ロジック回路及び前記検出ダイオードは、電源ラインからの給電を受けるｐ型ウェル領域とグランドラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成され、
前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、
前記検出ダイオードが形成されたｐ型ウェル領域はロジック回路が形成されたｐ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｐ型ウェル領域にこれとｐｎ接合を形成するｎ型半導体領域が形成される、請求項１２記載の半導体集積回路。
【請求項１４】
前記検出ダイオードが形成されたｐ型ウェル領域がグランドラインから給電を受けるためのｐ型半導体領域は前記カソードを構成するｎ型半導体領域の対向辺に向けて突出されている、請求項１３記載の半導体集積回路。
【請求項１５】
前記信号パスを構成する金属層に前記ｐｎ接合を形成するｎ型半導体領域を接続するためのシリサイドが前記ｎ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成された、請求項１３記載の半導体集積回路。
【請求項１６】
前記ロジック回路及び前記検出ダイオードは、電源ラインからの給電を受けるｐ型ウェル領域とグランドラインからの給電を受けるｎ型ウェル領域が隣接して並列された所定高さ寸法の半導体領域に形成され、
前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、
前記検出ダイオードが形成されたｎ型ウェル領域はロジック回路が形成されたｎ型ウェル領域の高さ寸法に比べて大きくされ、大きくされたｎ型ウェル領域にこれとｐｎ接合を形成するｐ型半導体領域が形成される、請求項１２記載の半導体集積回路。
【請求項１７】
前記検出ダイオードが形成されたｎ型ウェル領域が電源ラインから給電を受けるためのｎ型半導体領域は前記アノードを構成するｐ型半導体領域の対向辺に向けて突出されている、請求項１６記載の半導体集積回路。
【請求項１８】
前記信号パスを構成する金属層に前記ｐｎ接合を形成するｐ型半導体領域を接続するためのシリサイドが前記ｐ型半導体領域と前記金属層とのコンタクトの周辺部分に限定されて形成された、請求項１７記載の半導体集積回路。
【請求項１９】
前記検出ダイオードのカソードが前記信号パスにアノードがグランドラインに接続されるとき、
前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧は後段インバータの論理閾値電圧よりも高くされ、後段インバータの電源電流供給能力は初段インバータの電源電流供給能力よりも小さくされる、請求項１３記載の半導体集積回路。
【請求項２０】
前記検出ダイオードのアノードが前記信号パスにカソードが電源ラインに接続されるとき、
前記バッファは直列２段のインバータによって構成され、初段インバータの論理閾値電圧は後段インバータの論理閾値電圧よりも低くされ、後段インバータのグランド電流供給能力は初段インバータのグランド電流供給能力よりも小さくされる、請求項１３記載の半導体集積回路。
【請求項２１】
前記ロジック回路にはその部分回路領域毎に前記バッファ及びダイオードの直列回路と検出回路が別々に配置され、夫々の部分回路領域に配置された前記バッファ及びダイオードの直列回路と検出回路とは相互に異なる回路領域の間で接続される、請求項１２記載の半導体集積回路。
【請求項２２】
前記ロジック回路が利用する記憶装置をさらに有し、
前記ロジック回路は前記記憶装置が保持する情報を用いてデータ処理を行なうデータ処理ユニットを有する、請求項１２記載の半導体集積回路。
【請求項２３】
回路基板に複数個の半導体集積回路が搭載され、少なくとも一つの半導体集積回路はデータ処理を行なうデータ処理ユニットを備えたロジック回路を有するデータ処理システムであって、
前記少なくとも一つの半導体集積回路は、前記ロジック回路が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個のバッファと、前記バッファの入力と当該バッファの前段のバッファの出力との間の信号パスに逆バイアス状態で並列接続された複数個の検出ダイオードと、光照射による前記検出ダイオードの順バイアス状態への変化による入力の論理値反転を検出する検出回路と、前記検出回路による入力の論理値反転の検出に応答して前記ロジック回路の動作を制限する制限回路と、を有する、データ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１１−１６５７３２（Ｐ２０１１−１６５７３２Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２３８４８（Ｐ２０１０−２３８４８）
【出願日】平成２２年２月５日（２０１０．２．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月５日（２０１０．２．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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