半導体装置およびその製造方法
【課題】 本発明は、周辺回路部にＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とを有するＮＡＮＤ型フラッシュメモリにおいて、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにする。
【解決手段】 たとえば、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部にゲート絶縁膜加工を施すことにより、そのＳＴＩ２０４の底部に、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１とＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１との膜厚差に応じた深さの第２領域２０４Ｘを形成する。この第２領域２０４Ｘの分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４よりも、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４での埋め込み素子分離用絶縁膜の膜厚（膜量）を増加させることが可能となる。
【解決手段】 たとえば、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部にゲート絶縁膜加工を施すことにより、そのＳＴＩ２０４の底部に、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１とＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１との膜厚差に応じた深さの第２領域２０４Ｘを形成する。この第２領域２０４Ｘの分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４よりも、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４での埋め込み素子分離用絶縁膜の膜厚（膜量）を増加させることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、たとえば、周辺回路部に低電圧（ＬＶ）系トランジスタ領域と高電圧（ＨＶ）系トランジスタ領域とを有し、各領域で素子分離構造の異なる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
データの電気的書き換え（書き込みおよび消去）が可能な不揮発性の半導体記憶装置として、たとえばＮＡＮＤ型フラッシュメモリがある。このフラッシュメモリの場合、メモリセル部の周辺に複数のトランジスタ回路（周辺回路部）が配置されている。フラッシュメモリの周辺回路部は、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とに大別される。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリにおいては、素子分離領域の微細化が進められている。すでに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）となる埋め込み素子分離用絶縁膜の形成プロセスにおいて、塗布法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのシリコン酸化膜を形成する方法が提案されている（たとえば、特許文献１参照）。つまり、埋め込み素子分離用絶縁膜の形成に塗布法を採用することによって、微細なＳＴＩを形成しようとするものである。
【０００４】
特に、塗布法によるＰＳＺ（ポリシラザン）膜の形成はカバレッジ特性がよいため、微細なＳＴＩを形成するのに有利である。
【０００５】
しかしながら、塗布法により形成されるＰＳＺ膜は収縮応力により変形しやすいという性質がある。そのため、周辺回路部のＳＴＩにＰＳＺ膜を用いた場合、ＬＶ系トランジスタ領域では結晶欠陥を発生しやすく、接合リークなどの問題が懸念される。この問題は、ＰＳＺ膜の量に依存しており、膜量を減らす、つまり、ＳＴＩの深さを浅くすることで軽減することが可能である。ところが、周辺回路部のＬＶ系およびＨＶ系トランジスタ領域のＳＴＩは同時に形成されることから、ＳＴＩの深さを浅くすると、今度は、ＨＶ系トランジスタ領域でのＳＴＩ反転リークなどが問題となってくる。
【０００６】
この問題を解決する方法として、ＳＴＩを下向きに凸部を有する形状とする提案がすでになされている（たとえば、特許文献２参照）。
【０００７】
そこで、ＬＶ系トランジスタ領域は浅いＳＴＩを、ＨＶ系トランジスタ領域は深いＳＴＩを、それぞれ同時に備える装置の実現が望まれていた。
【特許文献１】特開２００６−８０９４２号公報
【特許文献２】米国特許第６，８３３，６０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第１の素子分離領域と、前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域とを具備し、前記第１の素子分離領域は、第１領域と、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差に応じた深い第２領域とを有し、前記第２の素子分離領域は前記第１領域と同じ深さとなることを特徴とする半導体装置が提供される。
【００１０】
また、本願発明の一態様によれば、半導体基板上の、第１のトランジスタ領域の上面を掘り下げ、前記第１のトランジスタ領域の第１部分に第１のゲート絶縁膜を形成し、上面が同じ高さとなるように、第２のトランジスタ領域に前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成するとともに、前記第１のトランジスタ領域の第２部分に前記第２のゲート絶縁膜を形成し、前記第１のトランジスタ領域の前記第１部分に第１の溝を形成するとともに、前記第２部分に前記第１の溝より前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差だけ深い第２の溝と、前記第２のトランジスタ領域に、前記第１の溝と同じ深さの第３の溝とを形成し、前記第１の溝および前記第２の溝内に絶縁膜を埋め込んで第１の素子分離領域を形成するとともに、前記第３の溝内に前記絶縁膜を埋め込んで第２の素子分離領域を形成し、前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する複数の第２のＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１３】
［第１の実施形態］
図１および図２は、本発明の第１の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。因みに、図１（ａ）は、メモリチップにおける周辺回路部のＨＶ系トランジスタ領域を示す平面図、図１（ｂ）は、周辺回路部のＬＶ系トランジスタ領域を示す平面図、図１（ｃ）は、メモリセル部の平面図である。また、図２（ａ）は、図１（ａ）の２ａ−２ａ線（チャネル幅方向）に沿うＨＶ系トランジスタ領域の断面図、図２（ｂ）は、図１（ａ）の２ｂ−２ｂ線（チャネル長方向）に沿うＨＶ系トランジスタ領域の断面図、図２（ｃ）は、図１（ｂ）の２ｃ−２ｃ線（チャネル長方向）に沿うＬＶ系トランジスタ領域の断面図、図２（ｄ）は、図１（ｃ）の２ｄ−２ｄ線（ワード線方向）に沿うメモリセル部の断面図である。
【００１４】
図１（ａ）に示すように、チップ上の周辺回路部１０１におけるＨＶ系トランジスタ領域１０２には、複数のＨＶ系トランジスタ（ＭＯＳトランジスタ）２０１が形成されている。ＨＶ系トランジスタ２０１は、素子領域２０２とゲート電極部２０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部２０３が、２つの素子領域２０２にまたがるようにして配置されて、１組（対）のＨＶ系トランジスタ２０１，２０１を構成している。素子領域２０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）２０４によって囲まれている。なお、各組のＨＶ系トランジスタ２０１，２０１は、通常、ＨＶ系トランジスタ領域１０２内にランダムに配置されている。
【００１５】
２ａ−２ａ線に沿う断面において、ＨＶ系トランジスタ２０１のゲート電極部２０３は、たとえば図２（ａ）に示すように、第１導電型であるＰ型のＳｉ（シリコン）基板１０上に、４０ｎｍ厚程度のゲート下絶縁膜（第１の絶縁膜）１１を介して設けられている。ゲート電極部２０３は、第１の電極膜１２上に、選択的に設けられたゲート間絶縁膜（第３の絶縁膜）１３および第２の電極膜１４を介して、第３の電極膜１５を積層してなる構成とされている。ゲート電極部２０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。ゲート間絶縁膜１３および第２の電極膜１４は、一部が第１の電極膜１２上に位置し、素子領域２０２間の、ＳＴＩ２０４の上面を覆うようにして設けられている。この断面におけるＳＴＩ２０４の上面は、第１の電極膜１２の上面とほぼ同じ高さとなっている。
【００１６】
また、ＳＴＩ２０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００１７】
一方、２ｂ−２ｂ線に沿う断面において、素子領域２０２に対応するＳｉ基板１０上には、たとえば図２（ｂ）に示すように、ゲート電極部２０３の側壁に沿って第４の絶縁膜からなるスペーサ膜１７が設けられている。また、素子領域２０２に対応するＳｉ基板１０の表面部には、ＬＤＤ構造の拡散層領域１８ａ（ｎ−），１８ｂ（ｎ＋）が形成されている。そして、この拡散層領域１８ａ，１８ｂ上を含む、ＳＴＩ２０４上には、第５の絶縁膜１９および第６の絶縁膜２０が形成されている。なお、この断面におけるＳＴＩ２０４の上面は、Ｓｉ基板１０の上面とほぼ同じ高さとなっているが、この限りではない。
【００１８】
図１（ｂ）に示すように、チップ上の周辺回路部１０１におけるＬＶ系トランジスタ領域１０３には、複数のＬＶ系トランジスタ（ＭＯＳトランジスタ）３０１が形成されている。ＬＶ系トランジスタ３０１は、素子領域３０２とゲート電極部３０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部３０３が、２つの素子領域３０２にまたがるようにして配置されて、１組（対）のＬＶ系トランジスタ３０１，３０１を構成している。素子領域３０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）３０４によって囲まれている。なお、各組のＬＶ系トランジスタ３０１，３０１は、通常、ＬＶ系トランジスタ領域１０３内にランダムに配置されている。
【００１９】
２ｃ−２ｃ線に沿う断面において、ＬＶ系トランジスタ３０１のゲート電極部３０３は、たとえば図２（ｃ）に示すように、Ｓｉ基板１０上に、８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられている。ＬＶ系トランジスタ３０１がＮ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｓｉ基板１０よりも不純物濃度の高いＰ−ｗｅｌｌ領域１０ａが形成されている。なお、ＬＶ系トランジスタ３０１がＰ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｎ−ｗｅｌｌ領域が形成されることになる。
【００２０】
ゲート電極部３０３は、第１の電極膜１２上に、選択的に設けられたゲート間絶縁膜（第３の絶縁膜）１３および第２の電極膜１４を介して、第３の電極膜１５を積層してなる構成とされている。ゲート電極部３０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。ゲート間絶縁膜１３および第２の電極膜１４は、他の断面（図示していない、２ｃ−２ｃ線に直交する方向に沿う断面）において、一部が第１の電極膜１２上に位置し、素子領域３０２間の、ＳＴＩ３０４の上面を覆うようにして設けられている。この断面におけるＳＴＩ３０４の上面は、Ｓｉ基板１０の上面とほぼ同じ高さとなっているが、この限りではない。
【００２１】
また、ＳＴＩ３０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００２２】
また、２ｃ−２ｃ線に沿う断面において、素子領域３０２に対応するＳｉ基板１０上には、たとえば図２（ｃ）に示すように、ゲート電極部３０３の側壁に沿って第４の絶縁膜からなるスペーサ膜１７が設けられている。また、素子領域３０２に対応するＳｉ基板１０の表面部には、ＬＤＤ構造の拡散層領域１８ａ（ｎ−），１８ｂ（ｎ＋）が形成されている。そして、この拡散層領域１８ｂ上を含む、ＳＴＩ３０４上には、第５の絶縁膜１９および第６の絶縁膜２０が形成されている。
【００２３】
なお、このＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の上面は、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１の上面とほぼ同じ高さとなっている。
【００２４】
図１（ｃ）に示すように、チップ上のメモリセル部４０１におけるセル領域（セルアレイ）１０４には、複数のメモリセルトランジスタＭＣが形成されている。メモリセルトランジスタＭＣは、積層ゲート電極構造のゲート電極部４０３を有するＭＯＳトランジスタであって、ワード線（制御ゲート電極）ＷＬとビット線ＢＬとの交差部にそれぞれ配置されている。ゲート電極部４０３は制御ゲート電極と浮遊ゲート電極とからなり、メモリセルトランジスタＭＣは、たとえば、ＦＮトンネル電流を用いて浮遊ゲート電極に対する電荷（電子）の出し入れを行うことにより、データの書き換え（書き込みおよび消去）が行われる。通常は、浮遊ゲート電極に電子が注入された状態を“０”書き込み、電子が注入されない状態を“１”書き込みとしている。浮遊ゲート電極は素子領域４０２に対応して設けられ、ワード線ＷＬは、複数の素子領域４０２にまたがるようにして配置されている。素子領域４０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）４０４によって囲まれている。
【００２５】
また、ＳＴＩ４０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００２６】
２ｄ−２ｄ線に沿う断面において、メモリセルトランジスタＭＣのゲート電極部４０３は、たとえば図２（ｄ）に示すように、Ｓｉ基板１０上に、トンネル絶縁膜としての８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられた浮遊ゲート電極となる第１の電極膜１２、この第１の電極膜１２上およびＳＴＩ４０４上に、ゲート間絶縁膜（第３の絶縁膜）１３を介して設けられた第１の制御ゲート電極となる第２の電極膜１４、第２の制御ゲート電極となる第３の電極膜１５を積層してなる構成とされている。ゲート電極部４０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。この断面におけるＳＴＩ４０４の上面は、ゲート下絶縁膜２１の上面よりも高く、第１の電極膜１２の上面よりか低くなっている。
【００２７】
また、このセル領域１０４のＳｉ基板１０の上面は、ＬＶ系トランジスタ領域１０３のＳｉ基板１０の上面とほぼ同じ高さとなっている。セル領域１０４に対応するＳｉ基板１０には、Ｐ−ｗｅｌｌ領域１０ａが形成されている。また、Ｐ−ｗｅｌｌ領域１０ａの下にはＮ−ｗｅｌｌ領域１０ｂが形成されている。
【００２８】
なお、ＮＡＮＤ型フラッシュメモリの場合、所定個のメモリセルトランジスタＭＣが直列に接続され、そのセル列の一端がドレイン側セレクトトランジスタを介してビット線ＢＬに、他端がソース側セレクトトランジスタを介してソース線に、それぞれ接続されている。
【００２９】
ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト（上層配線）２０６とが、形成されている。
【００３０】
また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト（上層配線）３０６とが、形成されている。
【００３１】
なお、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３は、それぞれ、ほぼ同一の高さとなるようにして形成されている。
【００３２】
本実施形態の場合、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とで素子分離構造が異なる。すなわち、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４は、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４とほぼ同じ深さを有する第１領域２０４Ｙと、第１領域２０４Ｙの底面より深い第２領域２０４Ｘと、を有している。図２（ａ）に示すように、第１領域２０４Ｙは、チャネル幅方向において、ゲート下絶縁膜１１および第１の電極膜１２と接している。また、第２領域２０４Ｘは、ＨＶ系トランジスタ２０１が隣接するチャネル幅方向において、第１領域２０４Ｙに挟まれるように形成されている。つまり、チャネル幅方向において、第１領域２０４Ｙと第２領域２０４Ｘとは互いに接続されている。
【００３３】
一方、図２（ｂ）に示すように、チャネル長方向においては、ＳＴＩ２０４は第１領域２０４Ｙのみで形成されている。
【００３４】
第１領域２０４Ｙと第２領域２０４Ｘとの深さの差は、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差の分の深さに等しい（本例の場合、約３０ｎｍ）。これにより、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４を、結晶欠陥の発生を防止できる程度の深さとした場合には、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４を、第２領域２０４Ｘにより、反転リークの増加を抑えるのに十分な深さとすることができる。なお、この第１領域２０４Ｙから第２領域２０４Ｘまでの接続部分は、徐々に深くなるようななだらかな形状を有し、接続部分での電界集中を緩和できるようになっている。そのため、接続部分でのチャネル形成を防止し、反転リークの増加を効果的に抑えることができる。このような形状の第２領域２０４Ｘは、たとえば周辺回路部１０１のＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、後述するゲート絶縁膜加工を施すことによって、ＳＴＩ２０４，３０４の加工時に自動的に形成できる。
【００３５】
また、ＨＶ系トランジスタ２０１のゲート長は、ソース・ドレイン間に高電圧を加えてもブレイクダウンしないように、１μｍ〜１０μｍと長くなっている。一方、ＬＶ系トランジスタ３０１のゲート長は、高速動作のために、０．１５μｍ〜０．５μｍと短くなっている。すなわち、チャネル長方向において、ＨＶ系トランジスタ２０１の素子領域２０２は、ＬＶ系トランジスタ３０１の素子領域３０２よりも長くなる。この結果、ＨＶ系トランジスタ２０１はＰＳＺ膜の応力に対して強い構造を有しているといえ、チャネル長方向における、ＳＴＩ２０４の断面積が大きくなっても結晶欠陥は発生しにくい。
【００３６】
次に、図３〜図１５を参照して、上述したＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、各図（ａ）は図２（ａ）にそれぞれ対応する断面であり、各図（ｂ）は図２（ｂ）にそれぞれ対応する断面であり、各図（ｃ）は図２（ｃ）にそれぞれ対応する断面図であり、各図（ｄ）は図２（ｄ）にそれぞれ対応する断面図である。
【００３７】
まず、図３（ａ）〜（ｄ）に示すように、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３の高さを揃えるために、ＨＶ系トランジスタ領域１０２に対応するＳｉ基板１０の上面をエッチングする。
【００３８】
次いで、図４（ａ）〜（ｄ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジスタ２０１のゲート下絶縁膜１１となる第１の絶縁膜を、４０ｎｍ程度の厚さとなるように堆積する。なお、第１の絶縁膜の形成に前後して、ＬＶ系トランジスタ領域１０３およびセル領域１０４に対応するＳｉ基板１０の表面部には、それぞれ、Ｐ−ｗｅｌｌ領域１０ａが形成される。なお、ＬＶ系トランジスタ３０１がＰ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｎ−ｗｅｌｌ領域が形成されることになる。また、セル領域１０４においては、Ｐ−ｗｅｌｌ領域１０ａの下に、Ｎ−ｗｅｌｌ領域１０ｂが形成される。
【００３９】
次いで、図５（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０の上面には、ＬＶ系トランジスタ３０１のゲート下絶縁膜２１となる第２の絶縁膜を、また、セル領域１０４に対応するＳｉ基板１０の上面には、メモリセルトランジスタＭＣのゲート下絶縁膜（トンネル絶縁膜）２１となる第２の絶縁膜を、熱酸化法またはＣＶＤ法などにより、それぞれ８ｎｍ程度の厚さとなるように形成する。同時に、ＨＶ系トランジスタ領域１０２の、素子分離用のＳＴＩ２０４を形成する第２領域２０４Ｘにも、第２の絶縁膜２１を８ｎｍ程度の厚さとなるように形成する（ゲート絶縁膜加工）。これにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差（この例の場合、約３０ｎｍ）に応じた段差が形成される。
【００４０】
ここで、ＨＶ系トランジスタ領域１０２のチャネル幅方向におけるＳＴＩ２０４において、ゲート下絶縁膜２１となる領域が第２領域２０４Ｘとなり、ゲート下絶縁膜１１となる領域が第１領域２０４Ｙとなる。また、第１領域２０４Ｙと第２領域２０４Ｘとの接続部分は、第２領域２０４Ｘに行くにしたがって徐々に低くなる形状を有している。
【００４１】
この時、ＨＶ系トランジスタ領域１０２の第１領域２０４Ｙおよび第２領域２０４Ｘにおける、Ｓｉ基板１０の上面の高さはほぼ等しい。一方、ＨＶ系トランジスタ領域１０２の第１領域２０４Ｙおよび第２領域２０４ＸにおけるＳｉ基板１０の上面より、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０の上面は高い。すなわち、ＨＶ系トランジスタ領域１０２の第２領域２０４Ｘのゲート下絶縁膜２１の膜厚は、ＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の膜厚と同じであるが、ＨＶ系トランジスタ領域１０２の第２領域２０４Ｘのゲート下絶縁膜２１の下面は、ＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の下面よりも低くなっている。
【００４２】
ここで、反転リークの増加を抑えるためには、第２領域２０４Ｘの容量が大きいほどよいが、この第２領域２０４Ｘがゲート下絶縁膜１１に近づきすぎると、リソグラフィー時の合わせずれなどにより、ゲート下絶縁膜１１の膜厚がゲート下絶縁膜２１の膜厚になる可能性がある。すなわち、第２領域２０４Ｘは、リソグラフィーの合わせずれなどを考慮して最大になるように形成されるのが好ましい。
【００４３】
次いで、図６（ａ）〜（ｄ）に示すように、メモリセルトランジスタＭＣの浮遊ゲート電極となる第１の電極膜１２を全面に堆積するとともに、その上に、ＳＴＩ２０４，３０４，４０４を形成するための第１のマスク材３１を一定の膜厚となるように堆積させる。
【００４４】
次いで、図７（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＳＴＩ２０４，３０４，４０４を形成するための素子分離溝２０４ａ，３０４ａ，４０４ａを形成する。この場合、少なくともＳＴＩ３０４が、ＬＶ系トランジスタ領域１０３での結晶欠陥の発生を防いで、接合リークなどの問題が生じない程度の深さとなるように、素子分離溝２０４ａ，３０４ａ，４０４ａの深さが調整される。また、この素子分離溝２０４ａ，３０４ａ，４０４ａの形成時においては、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に形成された、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差に応じた段差が、素子分離溝２０４ａの底に転写される。これにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の底面の一部に、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４よりも深い、第２領域２０４Ｘを形成することが可能となる。
【００４５】
なお、ここでのエッチングは、ゲート下絶縁膜１１，２１とＳｉ基板１０との間に選択比がない状態でエッチングを行った場合を想定している。たとえば、ゲート下絶縁膜１１，２１とＳｉ基板１０のエッチングレートが同じ場合、素子分離溝２０４ａの第１領域２０４Ｙ，３０４ａ，４０４ａの底面の位置は、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とセル領域１０４とでほぼ同じになる。ただし、素子分離溝は幅が細くなるとエッチングレートが下がるため、ＬＶ系トランジスタ領域１０３の素子分離溝３０４ａの底面よりもセル領域１０４の素子分離溝４０４ａの底面のほうが浅くなる場合がある。よって、「素子分離溝２０４ａ，３０４ａ，４０４ａの底面の位置は、ほぼ同じになる」とは、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とセル領域１０４とを同時に同じ条件でエッチングを行った場合を意味する。
【００４６】
これに対し、Ｓｉ基板１０の方がゲート下絶縁膜１１，２１よりもエッチングレートが早い状態でエッチングを行った場合、Ｓｉ基板１０の表面から素子分離溝２０４ａの第２領域２０４Ｘの底面までの距離は、等しくなる。また、Ｓｉ基板１０の表面から素子分離溝２０４ａの第１領域２０４Ｙの底面までの距離は、Ｓｉ基板１０の表面から素子分離溝２０４ａの第２領域２０４Ｘの底面までの距離よりも浅くなる。つまり、ゲート下絶縁膜１１，２１とＳｉ基板１０のエッチングレートが異なる場合でも、ＨＶ系トランジスタ領域１０２の素子分離溝２０４ａを、反転リークの増加を抑えるのに十分な深さとなるように形成すればよい。
【００４７】
次いで、図８（ａ）〜（ｄ）に示すように、素子分離溝２０４ａ，３０４ａ，４０４ａ内にそれぞれＰＳＺ膜などの塗布膜を埋め込んで、第１のマスク材３１をストッパとして平坦化することにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４、および、セル領域１０４のＳＴＩ４０４を形成する。
【００４８】
また、ＳＴＩ２０４，３０４，４０４を形成した後に、たとえば、ＳＴＩ２０４の第２領域２０４Ｘの下部のＳｉ基板１０中に、Ｓｉ基板１０よりも不純物濃度の濃いＰ型の不純物層を形成することも可能である。この場合、ＳＴＩ反転リークを効果的に防止することができる。
【００４９】
次いで、図９（ａ）〜（ｄ）に示すように、エッチングによりＳＴＩ２０４，３０４，４０４の上面の高さを第１の電極膜１２の上面の高さに合せる。
【００５０】
次いで、図１０（ａ）〜（ｄ）に示すように、セル領域１０４のＳＴＩ４０４の上面の高さを、エッチングにより第１の電極膜１２の上面の高さよりも下げる。また、第１のマスク材３１を除去した後、全面に、メモリセルトランジスタＭＣのゲート間絶縁膜１３を形成するための第３の絶縁膜、および、メモリセルトランジスタＭＣの第１の制御ゲート電極を形成するための第２の電極膜１４を、順に堆積する。
【００５１】
次いで、図１１（ａ）〜（ｄ）に示すように、後工程で形成されるメモリセルトランジスタＭＣの第２の制御ゲート電極となる第３の電極膜１５と第１，第２の電極膜１２，１４とを電気的に接続するため、ＨＶ系トランジスタ領域１０２およびＬＶ系トランジスタ領域１０３の一部の第２の電極膜１４と第３の絶縁膜１３とを剥離した後、全面に、第３の電極膜１５および絶縁膜３２とを順に堆積させる。
【００５２】
次いで、図１２（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３を、それぞれ加工（パターニング）する。また、たとえば図１２（ｂ），（ｃ）に示すように、素子領域２０２，３０２に対応する、Ｓｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域１８ａを形成する。その後、第４の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部２０３の側壁部にＨＶ系トランジスタ２０１のゲート側壁構造であるスペーサ膜１７と、ゲート電極部３０３の側壁部にＬＶ系トランジスタ３０１のゲート側壁構造であるスペーサ膜１７と、を形成する。その後、Ｓｉ基板１０の表面部に選択的にＮ型不純物を打ち込んで拡散層領域１８ｂを形成する。
【００５３】
なお、第４の絶縁膜としては、第１の電極膜１２、第２の電極膜１４、および、第３の電極膜１５との間に、所望のエッチング選択比が得られる絶縁膜である。また、Ｐ型トランジスタを形成したい場合は、Ｎ型不純物に代えて、Ｐ型不純物を打ち込む。
【００５４】
次いで、図１３（ａ）〜（ｄ）に示すように、全面に、第５の絶縁膜１９および第６の絶縁膜２０を順に堆積させる。
【００５５】
次いで、図１４（ａ）〜（ｄ）に示すように、スペーサ膜１７の上面の高さで第５の絶縁膜１９および第６の絶縁膜２０を平坦化するとともに、エッチング技術を用いて、ＨＶ系トランジスタ２０１およびＬＶ系トランジスタ３０１のゲート電極部２０３，３０３上の絶縁膜３２を剥離した後、その絶縁膜３２を剥離した部分に金属サリサイド膜１６を形成する。
【００５６】
次いで、図１５（ａ）〜（ｄ）に示すように、全面に、第７の絶縁膜２２および第８の絶縁膜２３を順に堆積させる。
【００５７】
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図１および図２に示した構成のＮＡＮＤ型フラッシュメモリが完成する。すなわち、ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト２０６とが形成される。また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト３０６とが形成される。また、セル領域１０４においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
【００５８】
上記したように、ＨＶ系トランジスタ領域のＳＴＩとＬＶ系トランジスタ領域のＳＴＩとを同時に形成するプロセスにおいて、埋め込み素子分離用絶縁膜にＰＳＺ膜のような収縮応力の大きい塗布膜を用いる場合、周辺回路部のＨＶ系トランジスタ領域内の埋め込み素子分離用絶縁膜の底部の一部を突出させるようにしている。すなわち、ＨＶ系トランジスタ領域のＳＴＩの形成部にゲート絶縁膜加工を施すことによって、ＳＴＩの形成時に、ＨＶ系トランジスタ領域のＳＴＩの底面に他の部分よりも深い凸部（第２領域）を同時に形成するようにしている。これにより、ＨＶ系トランジスタ領域のＳＴＩの底面に、ゲート下絶縁膜の膜厚差に応じた深さの第２領域を自動的に形成できるようになる。したがって、第２領域の分だけ、ＨＶ系トランジスタ領域のＳＴＩでの埋め込み素子分離用絶縁膜の膜厚（膜量）を増加できるため、ＬＶ系トランジスタ領域での結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタ領域では十分な膜厚を有する埋め込み素子分離用絶縁膜によって、ＳＴＩ反転リークなどの増加を抑制することが可能となるものである。
【００５９】
特に、チャネル幅方向におけるＳＴＩ２０４上にはゲート電極部２０３が形成されている。そのため、ゲート電極部２０３に電圧を加えるとＳＴＩ反転リークが生じやすい。よって、本実施形態のように、チャネル長方向におけるＳＴＩ２０４の底面を深くすることにより、ＳＴＩ反転リークの増加を効果的に抑制することが可能となる。
【００６０】
しかも、ゲート絶縁膜加工はマスクパターンの簡単な修正のみで容易に実施することが可能であるため、工程の追加または製造の複雑化を招いたりすることなしに、このＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なるＮＡＮＤ型フラッシュメモリを容易に実現できる。
【００６１】
［第１の実施形態の変形例１］
図１６は、第１の実施形態の変形例１を示すものである。この変形例１が第１の実施形態と異なる点は、チャネル長方向において、第２領域２０４Ｘが第１領域２０４Ｙに挟まれるように形成されている。すなわち、ＳＴＩ２０４の形状が、チャネル幅方向と同一となっている。
【００６２】
その結果、第１の実施形態よりも、チャネル長方向において、ＳＴＩ２０４の底部を深くすることができるので、ＳＴＩ２０４を挟んで向かい合うＨＶ系トランジスタ１０１とＨＶ系トランジスタ１０１との拡散層領域１８ａ，１８ｂに大きな電位差が加わっても、ＳＴＩ反転リークなどの増加を抑制することができる。
【００６３】
以下に、この第１の実施形態の変形例１にしたがった、半導体装置の製造方法について説明する。
【００６４】
図４の工程までは、第１の実施形態と同様の工程を経る。その後、図１７に示すように、チャネル長方向における、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、チャネル幅方向と同様に、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１とＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１との膜厚差に応じた段差（ゲート下絶縁膜２１）を形成する。
【００６５】
ここで、ゲート下絶縁膜２１となる領域が第２領域２０４Ｘとなり、ゲート下絶縁膜１１となる領域が第１領域２０４Ｙとなる。また、第１領域２０４Ｙと第２領域２０４Ｘとの接続部分は、第２領域２０４Ｘに行くにしたがって徐々に低くなる形状を有している。
【００６６】
次いで、図１８（ａ）〜（ｄ）に示すように、素子分離溝２０４ａ，３０４ａ，４０４ａ内にそれぞれＰＳＺ膜などの塗布膜を埋め込んで、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４、および、セル領域１０４のＳＴＩ４０４を形成する。
【００６７】
次いで、図１９（ａ）〜（ｄ）に示すように、エッチングによりＳＴＩ２０４，３０４，４０４の上面の高さを、第１の電極膜１２の上面の高さに合せる。
【００６８】
次いで、図２０（ａ）〜（ｄ）に示すように、セル領域１０４のＳＴＩ４０４の上面の高さを、エッチングにより、第１の電極膜１２の上面の高さよりも下げる。また、第１のマスク材３１を除去した後、全面に、メモリセルトランジスタＭＣのゲート間絶縁膜１３を形成するための第３の絶縁膜、および、メモリセルトランジスタＭＣの第１の制御ゲート電極を形成するための第２の電極膜１４を、順に堆積する。
【００６９】
次いで、図２１（ａ）〜（ｄ）に示すように、後工程で形成される、メモリセルトランジスタＭＣの第２の制御ゲート電極となる第３の電極膜１５と第１，第２の電極膜１２，１４とを電気的に接続するため、ＨＶ系トランジスタ領域１０２およびＬＶ系トランジスタ領域１０３の一部の第２の電極膜１４と第３の絶縁膜１３とを剥離した後、全面に、第３の電極膜１５および絶縁膜３２とを順に堆積させる。
【００７０】
次いで、図２２（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３を、それぞれ加工（パターニング）する。また、たとえば図２２（ｂ），（ｃ）に示すように、素子領域２０２，３０２に対応する、Ｓｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域１８ａを形成する。その後、第４の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部２０３の側壁部にＨＶ系トランジスタ２０１のゲート側壁構造であるスペーサ膜１７と、ゲート電極部３０３の側壁部にＬＶ系トランジスタ３０１のゲート側壁構造であるスペーサ膜１７と、を形成する。その後、Ｓｉ基板１０の表面部に選択的にＮ型不純物を打ち込んで拡散層領域１８ｂを形成する。
【００７１】
なお、第４の絶縁膜としては、第１の電極膜１２、第２の電極膜１４、および、第３の電極膜１５との間に、所望のエッチング選択比が得られる絶縁膜である。また、Ｐ型トランジスタを形成したい場合は、Ｎ型不純物に代えて、Ｐ型不純物を打ち込む。
【００７２】
次いで、図２３（ａ）〜（ｄ）に示すように、全面に、第５の絶縁膜１９および第６の絶縁膜２０を順に堆積させる。
【００７３】
次いで、図２４（ａ）〜（ｄ）に示すように、スペーサ膜１７の上面の高さで第５の絶縁膜１９および第６の絶縁膜２０を平坦化するとともに、エッチング技術を用いて、ＨＶ系トランジスタ２０１およびＬＶ系トランジスタ３０１のゲート電極部２０３，３０３上の絶縁膜３２を剥離した後、その絶縁膜３２を剥離した部分に金属サリサイド膜１６を形成する。
【００７４】
次いで、図２５（ａ）〜（ｄ）に示すように、全面に、第７の絶縁膜２２および第８の絶縁膜２３を順に堆積させる。
【００７５】
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図１６に示した構成のＮＡＮＤ型フラッシュメモリが完成する。すなわち、ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト２０６とが形成される。また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト３０６とが形成される。また、セル領域１０４においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
【００７６】
なお、上記した実施形態においては、いずれも、ＮＡＮＤ型フラッシュメモリを例に説明したが、これに限らず、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる各種の半導体装置に同様に適用できる。
【００７７】
また、ＰＳＺ膜に限らず、ＮＳＧまたはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）などの塗布膜のほか、収縮応力の大きい各種の絶縁膜を用いることも可能である。
【００７８】
また、第２領域または第２領域の周辺部に、反転防止用のＰ型拡散層領域（第２導電型の不純物領域）を形成するようにしてもよい。
【００７９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態にしたがった、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す平面図。
【図２】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示す断面図。
【図３】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図４】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図５】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図６】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図７】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図８】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図９】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１０】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１１】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１２】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１３】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１４】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１５】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１６】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示す断面図。
【図１７】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１８】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１９】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２０】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２１】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２２】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２３】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２４】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２５】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【符号の説明】
【００８１】
１１，２１…ゲート下絶縁膜、１０１…周辺回路部、１０２…ＨＶ系トランジスタ領域、１０３…ＬＶ系トランジスタ領域、１０４…セル領域（セルアレイ）、２０１…ＨＶ系トランジスタ、２０４…ＳＴＩ（ＨＶ系用）、２０４Ｘ…第２領域、２０４Ｙ…第１領域、３０１…ＬＶ系トランジスタ、３０４…ＳＴＩ（ＬＶ系用）、４０１…メモリセル部、４０４…ＳＴＩ（セル用）、ＭＣ…メモリセルトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、たとえば、周辺回路部に低電圧（ＬＶ）系トランジスタ領域と高電圧（ＨＶ）系トランジスタ領域とを有し、各領域で素子分離構造の異なる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
データの電気的書き換え（書き込みおよび消去）が可能な不揮発性の半導体記憶装置として、たとえばＮＡＮＤ型フラッシュメモリがある。このフラッシュメモリの場合、メモリセル部の周辺に複数のトランジスタ回路（周辺回路部）が配置されている。フラッシュメモリの周辺回路部は、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とに大別される。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリにおいては、素子分離領域の微細化が進められている。すでに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）となる埋め込み素子分離用絶縁膜の形成プロセスにおいて、塗布法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのシリコン酸化膜を形成する方法が提案されている（たとえば、特許文献１参照）。つまり、埋め込み素子分離用絶縁膜の形成に塗布法を採用することによって、微細なＳＴＩを形成しようとするものである。
【０００４】
特に、塗布法によるＰＳＺ（ポリシラザン）膜の形成はカバレッジ特性がよいため、微細なＳＴＩを形成するのに有利である。
【０００５】
しかしながら、塗布法により形成されるＰＳＺ膜は収縮応力により変形しやすいという性質がある。そのため、周辺回路部のＳＴＩにＰＳＺ膜を用いた場合、ＬＶ系トランジスタ領域では結晶欠陥を発生しやすく、接合リークなどの問題が懸念される。この問題は、ＰＳＺ膜の量に依存しており、膜量を減らす、つまり、ＳＴＩの深さを浅くすることで軽減することが可能である。ところが、周辺回路部のＬＶ系およびＨＶ系トランジスタ領域のＳＴＩは同時に形成されることから、ＳＴＩの深さを浅くすると、今度は、ＨＶ系トランジスタ領域でのＳＴＩ反転リークなどが問題となってくる。
【０００６】
この問題を解決する方法として、ＳＴＩを下向きに凸部を有する形状とする提案がすでになされている（たとえば、特許文献２参照）。
【０００７】
そこで、ＬＶ系トランジスタ領域は浅いＳＴＩを、ＨＶ系トランジスタ領域は深いＳＴＩを、それぞれ同時に備える装置の実現が望まれていた。
【特許文献１】特開２００６−８０９４２号公報
【特許文献２】米国特許第６，８３３，６０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第１の素子分離領域と、前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域とを具備し、前記第１の素子分離領域は、第１領域と、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差に応じた深い第２領域とを有し、前記第２の素子分離領域は前記第１領域と同じ深さとなることを特徴とする半導体装置が提供される。
【００１０】
また、本願発明の一態様によれば、半導体基板上の、第１のトランジスタ領域の上面を掘り下げ、前記第１のトランジスタ領域の第１部分に第１のゲート絶縁膜を形成し、上面が同じ高さとなるように、第２のトランジスタ領域に前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成するとともに、前記第１のトランジスタ領域の第２部分に前記第２のゲート絶縁膜を形成し、前記第１のトランジスタ領域の前記第１部分に第１の溝を形成するとともに、前記第２部分に前記第１の溝より前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差だけ深い第２の溝と、前記第２のトランジスタ領域に、前記第１の溝と同じ深さの第３の溝とを形成し、前記第１の溝および前記第２の溝内に絶縁膜を埋め込んで第１の素子分離領域を形成するとともに、前記第３の溝内に前記絶縁膜を埋め込んで第２の素子分離領域を形成し、前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する複数の第２のＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１３】
［第１の実施形態］
図１および図２は、本発明の第１の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。因みに、図１（ａ）は、メモリチップにおける周辺回路部のＨＶ系トランジスタ領域を示す平面図、図１（ｂ）は、周辺回路部のＬＶ系トランジスタ領域を示す平面図、図１（ｃ）は、メモリセル部の平面図である。また、図２（ａ）は、図１（ａ）の２ａ−２ａ線（チャネル幅方向）に沿うＨＶ系トランジスタ領域の断面図、図２（ｂ）は、図１（ａ）の２ｂ−２ｂ線（チャネル長方向）に沿うＨＶ系トランジスタ領域の断面図、図２（ｃ）は、図１（ｂ）の２ｃ−２ｃ線（チャネル長方向）に沿うＬＶ系トランジスタ領域の断面図、図２（ｄ）は、図１（ｃ）の２ｄ−２ｄ線（ワード線方向）に沿うメモリセル部の断面図である。
【００１４】
図１（ａ）に示すように、チップ上の周辺回路部１０１におけるＨＶ系トランジスタ領域１０２には、複数のＨＶ系トランジスタ（ＭＯＳトランジスタ）２０１が形成されている。ＨＶ系トランジスタ２０１は、素子領域２０２とゲート電極部２０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部２０３が、２つの素子領域２０２にまたがるようにして配置されて、１組（対）のＨＶ系トランジスタ２０１，２０１を構成している。素子領域２０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）２０４によって囲まれている。なお、各組のＨＶ系トランジスタ２０１，２０１は、通常、ＨＶ系トランジスタ領域１０２内にランダムに配置されている。
【００１５】
２ａ−２ａ線に沿う断面において、ＨＶ系トランジスタ２０１のゲート電極部２０３は、たとえば図２（ａ）に示すように、第１導電型であるＰ型のＳｉ（シリコン）基板１０上に、４０ｎｍ厚程度のゲート下絶縁膜（第１の絶縁膜）１１を介して設けられている。ゲート電極部２０３は、第１の電極膜１２上に、選択的に設けられたゲート間絶縁膜（第３の絶縁膜）１３および第２の電極膜１４を介して、第３の電極膜１５を積層してなる構成とされている。ゲート電極部２０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。ゲート間絶縁膜１３および第２の電極膜１４は、一部が第１の電極膜１２上に位置し、素子領域２０２間の、ＳＴＩ２０４の上面を覆うようにして設けられている。この断面におけるＳＴＩ２０４の上面は、第１の電極膜１２の上面とほぼ同じ高さとなっている。
【００１６】
また、ＳＴＩ２０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００１７】
一方、２ｂ−２ｂ線に沿う断面において、素子領域２０２に対応するＳｉ基板１０上には、たとえば図２（ｂ）に示すように、ゲート電極部２０３の側壁に沿って第４の絶縁膜からなるスペーサ膜１７が設けられている。また、素子領域２０２に対応するＳｉ基板１０の表面部には、ＬＤＤ構造の拡散層領域１８ａ（ｎ−），１８ｂ（ｎ＋）が形成されている。そして、この拡散層領域１８ａ，１８ｂ上を含む、ＳＴＩ２０４上には、第５の絶縁膜１９および第６の絶縁膜２０が形成されている。なお、この断面におけるＳＴＩ２０４の上面は、Ｓｉ基板１０の上面とほぼ同じ高さとなっているが、この限りではない。
【００１８】
図１（ｂ）に示すように、チップ上の周辺回路部１０１におけるＬＶ系トランジスタ領域１０３には、複数のＬＶ系トランジスタ（ＭＯＳトランジスタ）３０１が形成されている。ＬＶ系トランジスタ３０１は、素子領域３０２とゲート電極部３０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部３０３が、２つの素子領域３０２にまたがるようにして配置されて、１組（対）のＬＶ系トランジスタ３０１，３０１を構成している。素子領域３０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）３０４によって囲まれている。なお、各組のＬＶ系トランジスタ３０１，３０１は、通常、ＬＶ系トランジスタ領域１０３内にランダムに配置されている。
【００１９】
２ｃ−２ｃ線に沿う断面において、ＬＶ系トランジスタ３０１のゲート電極部３０３は、たとえば図２（ｃ）に示すように、Ｓｉ基板１０上に、８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられている。ＬＶ系トランジスタ３０１がＮ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｓｉ基板１０よりも不純物濃度の高いＰ−ｗｅｌｌ領域１０ａが形成されている。なお、ＬＶ系トランジスタ３０１がＰ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｎ−ｗｅｌｌ領域が形成されることになる。
【００２０】
ゲート電極部３０３は、第１の電極膜１２上に、選択的に設けられたゲート間絶縁膜（第３の絶縁膜）１３および第２の電極膜１４を介して、第３の電極膜１５を積層してなる構成とされている。ゲート電極部３０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。ゲート間絶縁膜１３および第２の電極膜１４は、他の断面（図示していない、２ｃ−２ｃ線に直交する方向に沿う断面）において、一部が第１の電極膜１２上に位置し、素子領域３０２間の、ＳＴＩ３０４の上面を覆うようにして設けられている。この断面におけるＳＴＩ３０４の上面は、Ｓｉ基板１０の上面とほぼ同じ高さとなっているが、この限りではない。
【００２１】
また、ＳＴＩ３０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００２２】
また、２ｃ−２ｃ線に沿う断面において、素子領域３０２に対応するＳｉ基板１０上には、たとえば図２（ｃ）に示すように、ゲート電極部３０３の側壁に沿って第４の絶縁膜からなるスペーサ膜１７が設けられている。また、素子領域３０２に対応するＳｉ基板１０の表面部には、ＬＤＤ構造の拡散層領域１８ａ（ｎ−），１８ｂ（ｎ＋）が形成されている。そして、この拡散層領域１８ｂ上を含む、ＳＴＩ３０４上には、第５の絶縁膜１９および第６の絶縁膜２０が形成されている。
【００２３】
なお、このＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の上面は、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１の上面とほぼ同じ高さとなっている。
【００２４】
図１（ｃ）に示すように、チップ上のメモリセル部４０１におけるセル領域（セルアレイ）１０４には、複数のメモリセルトランジスタＭＣが形成されている。メモリセルトランジスタＭＣは、積層ゲート電極構造のゲート電極部４０３を有するＭＯＳトランジスタであって、ワード線（制御ゲート電極）ＷＬとビット線ＢＬとの交差部にそれぞれ配置されている。ゲート電極部４０３は制御ゲート電極と浮遊ゲート電極とからなり、メモリセルトランジスタＭＣは、たとえば、ＦＮトンネル電流を用いて浮遊ゲート電極に対する電荷（電子）の出し入れを行うことにより、データの書き換え（書き込みおよび消去）が行われる。通常は、浮遊ゲート電極に電子が注入された状態を“０”書き込み、電子が注入されない状態を“１”書き込みとしている。浮遊ゲート電極は素子領域４０２に対応して設けられ、ワード線ＷＬは、複数の素子領域４０２にまたがるようにして配置されている。素子領域４０２は、その周囲が、収縮応力により変形しやすいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）４０４によって囲まれている。
【００２５】
また、ＳＴＩ４０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造をしていてもよい。少なくとも、ＰＳＺ膜がＳｉ基板１０間（Ｓｉ基板の主平面の表面より低い位置）に形成されていると、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
【００２６】
２ｄ−２ｄ線に沿う断面において、メモリセルトランジスタＭＣのゲート電極部４０３は、たとえば図２（ｄ）に示すように、Ｓｉ基板１０上に、トンネル絶縁膜としての８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられた浮遊ゲート電極となる第１の電極膜１２、この第１の電極膜１２上およびＳＴＩ４０４上に、ゲート間絶縁膜（第３の絶縁膜）１３を介して設けられた第１の制御ゲート電極となる第２の電極膜１４、第２の制御ゲート電極となる第３の電極膜１５を積層してなる構成とされている。ゲート電極部４０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。この断面におけるＳＴＩ４０４の上面は、ゲート下絶縁膜２１の上面よりも高く、第１の電極膜１２の上面よりか低くなっている。
【００２７】
また、このセル領域１０４のＳｉ基板１０の上面は、ＬＶ系トランジスタ領域１０３のＳｉ基板１０の上面とほぼ同じ高さとなっている。セル領域１０４に対応するＳｉ基板１０には、Ｐ−ｗｅｌｌ領域１０ａが形成されている。また、Ｐ−ｗｅｌｌ領域１０ａの下にはＮ−ｗｅｌｌ領域１０ｂが形成されている。
【００２８】
なお、ＮＡＮＤ型フラッシュメモリの場合、所定個のメモリセルトランジスタＭＣが直列に接続され、そのセル列の一端がドレイン側セレクトトランジスタを介してビット線ＢＬに、他端がソース側セレクトトランジスタを介してソース線に、それぞれ接続されている。
【００２９】
ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト（上層配線）２０６とが、形成されている。
【００３０】
また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト（上層配線）３０６とが、形成されている。
【００３１】
なお、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３は、それぞれ、ほぼ同一の高さとなるようにして形成されている。
【００３２】
本実施形態の場合、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とで素子分離構造が異なる。すなわち、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４は、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４とほぼ同じ深さを有する第１領域２０４Ｙと、第１領域２０４Ｙの底面より深い第２領域２０４Ｘと、を有している。図２（ａ）に示すように、第１領域２０４Ｙは、チャネル幅方向において、ゲート下絶縁膜１１および第１の電極膜１２と接している。また、第２領域２０４Ｘは、ＨＶ系トランジスタ２０１が隣接するチャネル幅方向において、第１領域２０４Ｙに挟まれるように形成されている。つまり、チャネル幅方向において、第１領域２０４Ｙと第２領域２０４Ｘとは互いに接続されている。
【００３３】
一方、図２（ｂ）に示すように、チャネル長方向においては、ＳＴＩ２０４は第１領域２０４Ｙのみで形成されている。
【００３４】
第１領域２０４Ｙと第２領域２０４Ｘとの深さの差は、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差の分の深さに等しい（本例の場合、約３０ｎｍ）。これにより、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４を、結晶欠陥の発生を防止できる程度の深さとした場合には、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４を、第２領域２０４Ｘにより、反転リークの増加を抑えるのに十分な深さとすることができる。なお、この第１領域２０４Ｙから第２領域２０４Ｘまでの接続部分は、徐々に深くなるようななだらかな形状を有し、接続部分での電界集中を緩和できるようになっている。そのため、接続部分でのチャネル形成を防止し、反転リークの増加を効果的に抑えることができる。このような形状の第２領域２０４Ｘは、たとえば周辺回路部１０１のＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、後述するゲート絶縁膜加工を施すことによって、ＳＴＩ２０４，３０４の加工時に自動的に形成できる。
【００３５】
また、ＨＶ系トランジスタ２０１のゲート長は、ソース・ドレイン間に高電圧を加えてもブレイクダウンしないように、１μｍ〜１０μｍと長くなっている。一方、ＬＶ系トランジスタ３０１のゲート長は、高速動作のために、０．１５μｍ〜０．５μｍと短くなっている。すなわち、チャネル長方向において、ＨＶ系トランジスタ２０１の素子領域２０２は、ＬＶ系トランジスタ３０１の素子領域３０２よりも長くなる。この結果、ＨＶ系トランジスタ２０１はＰＳＺ膜の応力に対して強い構造を有しているといえ、チャネル長方向における、ＳＴＩ２０４の断面積が大きくなっても結晶欠陥は発生しにくい。
【００３６】
次に、図３〜図１５を参照して、上述したＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、各図（ａ）は図２（ａ）にそれぞれ対応する断面であり、各図（ｂ）は図２（ｂ）にそれぞれ対応する断面であり、各図（ｃ）は図２（ｃ）にそれぞれ対応する断面図であり、各図（ｄ）は図２（ｄ）にそれぞれ対応する断面図である。
【００３７】
まず、図３（ａ）〜（ｄ）に示すように、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３の高さを揃えるために、ＨＶ系トランジスタ領域１０２に対応するＳｉ基板１０の上面をエッチングする。
【００３８】
次いで、図４（ａ）〜（ｄ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジスタ２０１のゲート下絶縁膜１１となる第１の絶縁膜を、４０ｎｍ程度の厚さとなるように堆積する。なお、第１の絶縁膜の形成に前後して、ＬＶ系トランジスタ領域１０３およびセル領域１０４に対応するＳｉ基板１０の表面部には、それぞれ、Ｐ−ｗｅｌｌ領域１０ａが形成される。なお、ＬＶ系トランジスタ３０１がＰ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｎ−ｗｅｌｌ領域が形成されることになる。また、セル領域１０４においては、Ｐ−ｗｅｌｌ領域１０ａの下に、Ｎ−ｗｅｌｌ領域１０ｂが形成される。
【００３９】
次いで、図５（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０の上面には、ＬＶ系トランジスタ３０１のゲート下絶縁膜２１となる第２の絶縁膜を、また、セル領域１０４に対応するＳｉ基板１０の上面には、メモリセルトランジスタＭＣのゲート下絶縁膜（トンネル絶縁膜）２１となる第２の絶縁膜を、熱酸化法またはＣＶＤ法などにより、それぞれ８ｎｍ程度の厚さとなるように形成する。同時に、ＨＶ系トランジスタ領域１０２の、素子分離用のＳＴＩ２０４を形成する第２領域２０４Ｘにも、第２の絶縁膜２１を８ｎｍ程度の厚さとなるように形成する（ゲート絶縁膜加工）。これにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差（この例の場合、約３０ｎｍ）に応じた段差が形成される。
【００４０】
ここで、ＨＶ系トランジスタ領域１０２のチャネル幅方向におけるＳＴＩ２０４において、ゲート下絶縁膜２１となる領域が第２領域２０４Ｘとなり、ゲート下絶縁膜１１となる領域が第１領域２０４Ｙとなる。また、第１領域２０４Ｙと第２領域２０４Ｘとの接続部分は、第２領域２０４Ｘに行くにしたがって徐々に低くなる形状を有している。
【００４１】
この時、ＨＶ系トランジスタ領域１０２の第１領域２０４Ｙおよび第２領域２０４Ｘにおける、Ｓｉ基板１０の上面の高さはほぼ等しい。一方、ＨＶ系トランジスタ領域１０２の第１領域２０４Ｙおよび第２領域２０４ＸにおけるＳｉ基板１０の上面より、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０の上面は高い。すなわち、ＨＶ系トランジスタ領域１０２の第２領域２０４Ｘのゲート下絶縁膜２１の膜厚は、ＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の膜厚と同じであるが、ＨＶ系トランジスタ領域１０２の第２領域２０４Ｘのゲート下絶縁膜２１の下面は、ＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の下面よりも低くなっている。
【００４２】
ここで、反転リークの増加を抑えるためには、第２領域２０４Ｘの容量が大きいほどよいが、この第２領域２０４Ｘがゲート下絶縁膜１１に近づきすぎると、リソグラフィー時の合わせずれなどにより、ゲート下絶縁膜１１の膜厚がゲート下絶縁膜２１の膜厚になる可能性がある。すなわち、第２領域２０４Ｘは、リソグラフィーの合わせずれなどを考慮して最大になるように形成されるのが好ましい。
【００４３】
次いで、図６（ａ）〜（ｄ）に示すように、メモリセルトランジスタＭＣの浮遊ゲート電極となる第１の電極膜１２を全面に堆積するとともに、その上に、ＳＴＩ２０４，３０４，４０４を形成するための第１のマスク材３１を一定の膜厚となるように堆積させる。
【００４４】
次いで、図７（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＳＴＩ２０４，３０４，４０４を形成するための素子分離溝２０４ａ，３０４ａ，４０４ａを形成する。この場合、少なくともＳＴＩ３０４が、ＬＶ系トランジスタ領域１０３での結晶欠陥の発生を防いで、接合リークなどの問題が生じない程度の深さとなるように、素子分離溝２０４ａ，３０４ａ，４０４ａの深さが調整される。また、この素子分離溝２０４ａ，３０４ａ，４０４ａの形成時においては、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に形成された、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差に応じた段差が、素子分離溝２０４ａの底に転写される。これにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の底面の一部に、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４よりも深い、第２領域２０４Ｘを形成することが可能となる。
【００４５】
なお、ここでのエッチングは、ゲート下絶縁膜１１，２１とＳｉ基板１０との間に選択比がない状態でエッチングを行った場合を想定している。たとえば、ゲート下絶縁膜１１，２１とＳｉ基板１０のエッチングレートが同じ場合、素子分離溝２０４ａの第１領域２０４Ｙ，３０４ａ，４０４ａの底面の位置は、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とセル領域１０４とでほぼ同じになる。ただし、素子分離溝は幅が細くなるとエッチングレートが下がるため、ＬＶ系トランジスタ領域１０３の素子分離溝３０４ａの底面よりもセル領域１０４の素子分離溝４０４ａの底面のほうが浅くなる場合がある。よって、「素子分離溝２０４ａ，３０４ａ，４０４ａの底面の位置は、ほぼ同じになる」とは、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とセル領域１０４とを同時に同じ条件でエッチングを行った場合を意味する。
【００４６】
これに対し、Ｓｉ基板１０の方がゲート下絶縁膜１１，２１よりもエッチングレートが早い状態でエッチングを行った場合、Ｓｉ基板１０の表面から素子分離溝２０４ａの第２領域２０４Ｘの底面までの距離は、等しくなる。また、Ｓｉ基板１０の表面から素子分離溝２０４ａの第１領域２０４Ｙの底面までの距離は、Ｓｉ基板１０の表面から素子分離溝２０４ａの第２領域２０４Ｘの底面までの距離よりも浅くなる。つまり、ゲート下絶縁膜１１，２１とＳｉ基板１０のエッチングレートが異なる場合でも、ＨＶ系トランジスタ領域１０２の素子分離溝２０４ａを、反転リークの増加を抑えるのに十分な深さとなるように形成すればよい。
【００４７】
次いで、図８（ａ）〜（ｄ）に示すように、素子分離溝２０４ａ，３０４ａ，４０４ａ内にそれぞれＰＳＺ膜などの塗布膜を埋め込んで、第１のマスク材３１をストッパとして平坦化することにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４、および、セル領域１０４のＳＴＩ４０４を形成する。
【００４８】
また、ＳＴＩ２０４，３０４，４０４を形成した後に、たとえば、ＳＴＩ２０４の第２領域２０４Ｘの下部のＳｉ基板１０中に、Ｓｉ基板１０よりも不純物濃度の濃いＰ型の不純物層を形成することも可能である。この場合、ＳＴＩ反転リークを効果的に防止することができる。
【００４９】
次いで、図９（ａ）〜（ｄ）に示すように、エッチングによりＳＴＩ２０４，３０４，４０４の上面の高さを第１の電極膜１２の上面の高さに合せる。
【００５０】
次いで、図１０（ａ）〜（ｄ）に示すように、セル領域１０４のＳＴＩ４０４の上面の高さを、エッチングにより第１の電極膜１２の上面の高さよりも下げる。また、第１のマスク材３１を除去した後、全面に、メモリセルトランジスタＭＣのゲート間絶縁膜１３を形成するための第３の絶縁膜、および、メモリセルトランジスタＭＣの第１の制御ゲート電極を形成するための第２の電極膜１４を、順に堆積する。
【００５１】
次いで、図１１（ａ）〜（ｄ）に示すように、後工程で形成されるメモリセルトランジスタＭＣの第２の制御ゲート電極となる第３の電極膜１５と第１，第２の電極膜１２，１４とを電気的に接続するため、ＨＶ系トランジスタ領域１０２およびＬＶ系トランジスタ領域１０３の一部の第２の電極膜１４と第３の絶縁膜１３とを剥離した後、全面に、第３の電極膜１５および絶縁膜３２とを順に堆積させる。
【００５２】
次いで、図１２（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３を、それぞれ加工（パターニング）する。また、たとえば図１２（ｂ），（ｃ）に示すように、素子領域２０２，３０２に対応する、Ｓｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域１８ａを形成する。その後、第４の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部２０３の側壁部にＨＶ系トランジスタ２０１のゲート側壁構造であるスペーサ膜１７と、ゲート電極部３０３の側壁部にＬＶ系トランジスタ３０１のゲート側壁構造であるスペーサ膜１７と、を形成する。その後、Ｓｉ基板１０の表面部に選択的にＮ型不純物を打ち込んで拡散層領域１８ｂを形成する。
【００５３】
なお、第４の絶縁膜としては、第１の電極膜１２、第２の電極膜１４、および、第３の電極膜１５との間に、所望のエッチング選択比が得られる絶縁膜である。また、Ｐ型トランジスタを形成したい場合は、Ｎ型不純物に代えて、Ｐ型不純物を打ち込む。
【００５４】
次いで、図１３（ａ）〜（ｄ）に示すように、全面に、第５の絶縁膜１９および第６の絶縁膜２０を順に堆積させる。
【００５５】
次いで、図１４（ａ）〜（ｄ）に示すように、スペーサ膜１７の上面の高さで第５の絶縁膜１９および第６の絶縁膜２０を平坦化するとともに、エッチング技術を用いて、ＨＶ系トランジスタ２０１およびＬＶ系トランジスタ３０１のゲート電極部２０３，３０３上の絶縁膜３２を剥離した後、その絶縁膜３２を剥離した部分に金属サリサイド膜１６を形成する。
【００５６】
次いで、図１５（ａ）〜（ｄ）に示すように、全面に、第７の絶縁膜２２および第８の絶縁膜２３を順に堆積させる。
【００５７】
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図１および図２に示した構成のＮＡＮＤ型フラッシュメモリが完成する。すなわち、ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト２０６とが形成される。また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト３０６とが形成される。また、セル領域１０４においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
【００５８】
上記したように、ＨＶ系トランジスタ領域のＳＴＩとＬＶ系トランジスタ領域のＳＴＩとを同時に形成するプロセスにおいて、埋め込み素子分離用絶縁膜にＰＳＺ膜のような収縮応力の大きい塗布膜を用いる場合、周辺回路部のＨＶ系トランジスタ領域内の埋め込み素子分離用絶縁膜の底部の一部を突出させるようにしている。すなわち、ＨＶ系トランジスタ領域のＳＴＩの形成部にゲート絶縁膜加工を施すことによって、ＳＴＩの形成時に、ＨＶ系トランジスタ領域のＳＴＩの底面に他の部分よりも深い凸部（第２領域）を同時に形成するようにしている。これにより、ＨＶ系トランジスタ領域のＳＴＩの底面に、ゲート下絶縁膜の膜厚差に応じた深さの第２領域を自動的に形成できるようになる。したがって、第２領域の分だけ、ＨＶ系トランジスタ領域のＳＴＩでの埋め込み素子分離用絶縁膜の膜厚（膜量）を増加できるため、ＬＶ系トランジスタ領域での結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタ領域では十分な膜厚を有する埋め込み素子分離用絶縁膜によって、ＳＴＩ反転リークなどの増加を抑制することが可能となるものである。
【００５９】
特に、チャネル幅方向におけるＳＴＩ２０４上にはゲート電極部２０３が形成されている。そのため、ゲート電極部２０３に電圧を加えるとＳＴＩ反転リークが生じやすい。よって、本実施形態のように、チャネル長方向におけるＳＴＩ２０４の底面を深くすることにより、ＳＴＩ反転リークの増加を効果的に抑制することが可能となる。
【００６０】
しかも、ゲート絶縁膜加工はマスクパターンの簡単な修正のみで容易に実施することが可能であるため、工程の追加または製造の複雑化を招いたりすることなしに、このＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なるＮＡＮＤ型フラッシュメモリを容易に実現できる。
【００６１】
［第１の実施形態の変形例１］
図１６は、第１の実施形態の変形例１を示すものである。この変形例１が第１の実施形態と異なる点は、チャネル長方向において、第２領域２０４Ｘが第１領域２０４Ｙに挟まれるように形成されている。すなわち、ＳＴＩ２０４の形状が、チャネル幅方向と同一となっている。
【００６２】
その結果、第１の実施形態よりも、チャネル長方向において、ＳＴＩ２０４の底部を深くすることができるので、ＳＴＩ２０４を挟んで向かい合うＨＶ系トランジスタ１０１とＨＶ系トランジスタ１０１との拡散層領域１８ａ，１８ｂに大きな電位差が加わっても、ＳＴＩ反転リークなどの増加を抑制することができる。
【００６３】
以下に、この第１の実施形態の変形例１にしたがった、半導体装置の製造方法について説明する。
【００６４】
図４の工程までは、第１の実施形態と同様の工程を経る。その後、図１７に示すように、チャネル長方向における、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の形成部に対して、チャネル幅方向と同様に、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１とＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１との膜厚差に応じた段差（ゲート下絶縁膜２１）を形成する。
【００６５】
ここで、ゲート下絶縁膜２１となる領域が第２領域２０４Ｘとなり、ゲート下絶縁膜１１となる領域が第１領域２０４Ｙとなる。また、第１領域２０４Ｙと第２領域２０４Ｘとの接続部分は、第２領域２０４Ｘに行くにしたがって徐々に低くなる形状を有している。
【００６６】
次いで、図１８（ａ）〜（ｄ）に示すように、素子分離溝２０４ａ，３０４ａ，４０４ａ内にそれぞれＰＳＺ膜などの塗布膜を埋め込んで、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４、および、セル領域１０４のＳＴＩ４０４を形成する。
【００６７】
次いで、図１９（ａ）〜（ｄ）に示すように、エッチングによりＳＴＩ２０４，３０４，４０４の上面の高さを、第１の電極膜１２の上面の高さに合せる。
【００６８】
次いで、図２０（ａ）〜（ｄ）に示すように、セル領域１０４のＳＴＩ４０４の上面の高さを、エッチングにより、第１の電極膜１２の上面の高さよりも下げる。また、第１のマスク材３１を除去した後、全面に、メモリセルトランジスタＭＣのゲート間絶縁膜１３を形成するための第３の絶縁膜、および、メモリセルトランジスタＭＣの第１の制御ゲート電極を形成するための第２の電極膜１４を、順に堆積する。
【００６９】
次いで、図２１（ａ）〜（ｄ）に示すように、後工程で形成される、メモリセルトランジスタＭＣの第２の制御ゲート電極となる第３の電極膜１５と第１，第２の電極膜１２，１４とを電気的に接続するため、ＨＶ系トランジスタ領域１０２およびＬＶ系トランジスタ領域１０３の一部の第２の電極膜１４と第３の絶縁膜１３とを剥離した後、全面に、第３の電極膜１５および絶縁膜３２とを順に堆積させる。
【００７０】
次いで、図２２（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３を、それぞれ加工（パターニング）する。また、たとえば図２２（ｂ），（ｃ）に示すように、素子領域２０２，３０２に対応する、Ｓｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域１８ａを形成する。その後、第４の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部２０３の側壁部にＨＶ系トランジスタ２０１のゲート側壁構造であるスペーサ膜１７と、ゲート電極部３０３の側壁部にＬＶ系トランジスタ３０１のゲート側壁構造であるスペーサ膜１７と、を形成する。その後、Ｓｉ基板１０の表面部に選択的にＮ型不純物を打ち込んで拡散層領域１８ｂを形成する。
【００７１】
なお、第４の絶縁膜としては、第１の電極膜１２、第２の電極膜１４、および、第３の電極膜１５との間に、所望のエッチング選択比が得られる絶縁膜である。また、Ｐ型トランジスタを形成したい場合は、Ｎ型不純物に代えて、Ｐ型不純物を打ち込む。
【００７２】
次いで、図２３（ａ）〜（ｄ）に示すように、全面に、第５の絶縁膜１９および第６の絶縁膜２０を順に堆積させる。
【００７３】
次いで、図２４（ａ）〜（ｄ）に示すように、スペーサ膜１７の上面の高さで第５の絶縁膜１９および第６の絶縁膜２０を平坦化するとともに、エッチング技術を用いて、ＨＶ系トランジスタ２０１およびＬＶ系トランジスタ３０１のゲート電極部２０３，３０３上の絶縁膜３２を剥離した後、その絶縁膜３２を剥離した部分に金属サリサイド膜１６を形成する。
【００７４】
次いで、図２５（ａ）〜（ｄ）に示すように、全面に、第７の絶縁膜２２および第８の絶縁膜２３を順に堆積させる。
【００７５】
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図１６に示した構成のＮＡＮＤ型フラッシュメモリが完成する。すなわち、ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト２０６とが形成される。また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト３０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト３０６とが形成される。また、セル領域１０４においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
【００７６】
なお、上記した実施形態においては、いずれも、ＮＡＮＤ型フラッシュメモリを例に説明したが、これに限らず、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる各種の半導体装置に同様に適用できる。
【００７７】
また、ＰＳＺ膜に限らず、ＮＳＧまたはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）などの塗布膜のほか、収縮応力の大きい各種の絶縁膜を用いることも可能である。
【００７８】
また、第２領域または第２領域の周辺部に、反転防止用のＰ型拡散層領域（第２導電型の不純物領域）を形成するようにしてもよい。
【００７９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態にしたがった、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す平面図。
【図２】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示す断面図。
【図３】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図４】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図５】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図６】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図７】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図８】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図９】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１０】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１１】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１２】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１３】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１４】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１５】第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１６】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示す断面図。
【図１７】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１８】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図１９】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２０】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２１】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２２】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２３】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２４】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【図２５】第１の実施形態の変形例１にしたがった、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
【符号の説明】
【００８１】
１１，２１…ゲート下絶縁膜、１０１…周辺回路部、１０２…ＨＶ系トランジスタ領域、１０３…ＬＶ系トランジスタ領域、１０４…セル領域（セルアレイ）、２０１…ＨＶ系トランジスタ、２０４…ＳＴＩ（ＨＶ系用）、２０４Ｘ…第２領域、２０４Ｙ…第１領域、３０１…ＬＶ系トランジスタ、３０４…ＳＴＩ（ＬＶ系用）、４０１…メモリセル部、４０４…ＳＴＩ（セル用）、ＭＣ…メモリセルトランジスタ。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、
前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、
前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第１の素子分離領域と、
前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域と
を具備し、
前記第１の素子分離領域は、第１領域と、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差に応じた深い第２領域とを有し、前記第２の素子分離領域は前記第１領域と同じ深さとなることを特徴とする半導体装置。
【請求項２】
前記第１の素子分離領域の前記第１領域もしくは前記第１領域の周辺部下の前記半導体基板中に、前記第１導電型の不純物領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子分離領域の前記第１領域と前記第２領域との接続部分は、徐々に深くなるようななだらかな形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上の、第１のトランジスタ領域の上面を掘り下げ、
前記第１のトランジスタ領域の第１部分に第１のゲート絶縁膜を形成し、
上面が同じ高さとなるように、第２のトランジスタ領域に前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成するとともに、前記第１のトランジスタ領域の第２部分に前記第２のゲート絶縁膜を形成し、
前記第１のトランジスタ領域の前記第１部分に第１の溝を形成するとともに、前記第２部分に前記第１の溝より前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差だけ深い第２の溝と、前記第２のトランジスタ領域に、前記第１の溝と同じ深さの第３の溝とを形成し、
前記第１の溝および前記第２の溝内に絶縁膜を埋め込んで第１の素子分離領域を形成するとともに、前記第３の溝内に前記絶縁膜を埋め込んで第２の素子分離領域を形成し、
前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する複数の第２のＭＯＳトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
さらに、
上面が前記第２のゲート絶縁膜の上面と同じ高さになるようにして、前記半導体基板上のメモリセル領域に、前記第２のゲート絶縁膜と同じ膜厚の第３のゲート絶縁膜を形成し、
前記メモリセル領域に、前記第３の溝と同じ深さの第４の溝を形成し、
前記第４の溝内に前記絶縁膜を埋め込んで第３の素子分離領域を形成し、
前記第３の素子分離領域が形成された前記メモリセル領域に、前記第３のゲート絶縁膜を介して、第３のゲート電極部をそれぞれ有する複数のメモリセルトランジスタを形成する工程を含む
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、
前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、
前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第１の素子分離領域と、
前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域と
を具備し、
前記第１の素子分離領域は、第１領域と、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差に応じた深い第２領域とを有し、前記第２の素子分離領域は前記第１領域と同じ深さとなることを特徴とする半導体装置。
【請求項２】
前記第１の素子分離領域の前記第１領域もしくは前記第１領域の周辺部下の前記半導体基板中に、前記第１導電型の不純物領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子分離領域の前記第１領域と前記第２領域との接続部分は、徐々に深くなるようななだらかな形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上の、第１のトランジスタ領域の上面を掘り下げ、
前記第１のトランジスタ領域の第１部分に第１のゲート絶縁膜を形成し、
上面が同じ高さとなるように、第２のトランジスタ領域に前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成するとともに、前記第１のトランジスタ領域の第２部分に前記第２のゲート絶縁膜を形成し、
前記第１のトランジスタ領域の前記第１部分に第１の溝を形成するとともに、前記第２部分に前記第１の溝より前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差だけ深い第２の溝と、前記第２のトランジスタ領域に、前記第１の溝と同じ深さの第３の溝とを形成し、
前記第１の溝および前記第２の溝内に絶縁膜を埋め込んで第１の素子分離領域を形成するとともに、前記第３の溝内に前記絶縁膜を埋め込んで第２の素子分離領域を形成し、
前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する複数の第２のＭＯＳトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
さらに、
上面が前記第２のゲート絶縁膜の上面と同じ高さになるようにして、前記半導体基板上のメモリセル領域に、前記第２のゲート絶縁膜と同じ膜厚の第３のゲート絶縁膜を形成し、
前記メモリセル領域に、前記第３の溝と同じ深さの第４の溝を形成し、
前記第４の溝内に前記絶縁膜を埋め込んで第３の素子分離領域を形成し、
前記第３の素子分離領域が形成された前記メモリセル領域に、前記第３のゲート絶縁膜を介して、第３のゲート電極部をそれぞれ有する複数のメモリセルトランジスタを形成する工程を含む
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１０−５６３９１（Ｐ２０１０−５６３９１Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２２１４６４（Ｐ２００８−２２１４６４）
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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