【課題】 保護ダイオードの逆方向耐圧よりも低電圧で動作する保護回路を有する半導体集積回路を実現する。
【解決手段】 静電保護回路には、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネルとする縦型トレンチＭＯＳトランジスタＴＲ１が設けられている。Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。一方、Ｐ型シリコン基板１０と第２のＮウエル層１２の間にダイオードＤｉ１が設けられている。 （もっと読む）

本発明は、基板と、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第１のＦｉｎ電界効果トランジスタと、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第２のＦｉｎ電界効果トランジスタとを備えた、Ｆｉｎ電界効果トランジスタ配置に関する。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなっている。
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異なるスペーサ絶縁領域幅を有するＰチャネルトランジスタ（８２３）とＮチャネルトランジスタ（８２１）とを備えた集積回路が開示されている。一実施形態において、Ｎチャネルトランジスタのスペーサ絶縁領域幅がＰチャネルトランジスタのスペーサ絶縁領域幅よりも小さくなるようにＰチャネル領域（１１５）をマスクしている間に、Ｎチャネルトランジスタの外側壁スペーサ（３２１）は除去される。また、Ｐチャネルソース／ドレインシリサイド領域（８０９）がＰチャネルトランジスタのゲート（１１９）に対して配置されるよりも、Ｎチャネルトランジスタのドレイン／ソースシリサイド領域（８０５）はＮチャネルトランジスタのゲート（１１７）に対してより近い位置に配置される。Ｐチャネルトランジスタのスペーサ絶縁幅をより大きくし、ソース／ドレインシリサイド領域とゲートとの間の距離をより大きくすることにより、Ｎチャネルトランジスタのチャネル領域の応力に対しＰチャネルトランジスタのチャネル領域の相対圧縮応力を増大させた結果、Ｐチャネルトランジスタの性能が向上する。
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並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
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集積回路半導体デバイスの製造プロセスに統合可能な非対称スペーサの形成方法が提供される。この方法は、基板上にゲート構造（１５）を形成するステップと、ゲート構造および基板の上に側壁層（１０）を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上に第１の部分を含む。第１の部分に隣接して、フォトレジスト構造（１１）が形成され、イオンビームにさらされる。フォトレジスト構造は、第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。照射中、ウェハは、イオンビーム（１３、１７）の経路と、第１の側壁の表面との間に、非直交傾斜角が存在するように配向される。遮蔽されていない側壁部分への放射ダメージにより、その後に続くエッチングがより高速に進むため、非対称スペーサの形成が可能である。
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【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）

【課題】 高耐圧ＭＯＳトランジスタの微細化を図る。
【解決手段】 Ｐ型ウエル３上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆから離間されて形成される高濃度のＮ型ソース・ドレイン層１５と、前記ソース・ドレイン層１５を取り囲むように形成され、前記ゲート電極２７Ｆ下方に形成されたＰ型ボディ層１８で分断された低濃度のＮ型のソース・ドレイン層１０とを具備したことを特徴とする。 （もっと読む）