本発明は、第２の導電型基板（１０）内の第１の導電型の第１のウエル（１１）と、前記第１のウエル内のそれぞれ第１の導電型からなるソース（１４）及びドレイン（１５）と、第２の導電型からなる第２のウエル（１２）内に配設されている第２の導電型のゲート（１６）とを有している高圧接合型電界効果トランジスタに関しており、前記第２のウエルは逆行性のタイプからなり、さらにソース、ゲート、ドレインの素子がフィールド酸化膜領域（１３ａ〜１３ｄ）によって相互に離間されていることを特徴としている。またゲート（１６）からソース及びドレイン領域の方向にフィールドプレート（１７ａ，１７ｂ）がフィールド酸化膜（１３ａ，１３ｂ）の上方で延在している。
（もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

サイリスタストラクチャ（ＳＣＲ）を備えている保護回路を含んでおり並びに保護回路のドライブ制御のための制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）を含んでおり、これらは両方とも保護すべきエレメント（ＰＶ，ＬＶ）と基準電位（ＶＢ）との間に介挿されており、制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）は複数の制御信号を生成し、該制御信号がそれぞれサイリスタストラクチャのアクティブエレメント（Ｔ１，Ｔ２）をドライブ制御するという、集積半導体回路を保護するための回路装置並びに方法が提案される。これにより、保護回路の所期のトリガが規定のスイッチングしきい値および短い導通切り換え時間において実現される。更に制御回路の活性化の持続時間を決定するための形態が提案される。
（もっと読む）

集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロック（３０）を有し、各テストブロック（３０）は、それぞれのテストブロック（３０）にストレス電流又は電圧を印加するためのインジェクタブロック（１２）と、それぞれのインジェクタブロック（１２）から異なる距離に連続的に配置された複数のセンサブロック（１３）とを有し、各センサブロック（１３）はＰＮＰＮラッチアップテスト構造を有するテストモジュール。本発明は、従来のＩＣストレス電流テスト、及び標準的なＰＮＰＮラッチアップテスト構造を利用するラッチアップ・パラメータ測定の、それぞれの利点を併せ持つ。
（もっと読む）

第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
（もっと読む）

加速電子検出器はＣＭＯＳ構造のモノリシックセンサのアレイを備え、各センサは基板（１０）と、エピ層（１１）と、ｐ＋ウェル（１２）と、エピ層（１１）によってｐ＋ウェル（１２）から分離されたｎ＋ウェル（１３）とを含む。ｐ＋ウェルには複数のＮＭＯＳトランジスタが集積される。センサはまた、バイアス電圧の印加によりエピ層内に発生する電荷担体がｎ＋ウェル（１３）にドリフトされるように、エピ層内に欠乏層を確立する深いｎ領域（１５）をｐ＋ウェル（１２）の下に含む。検出器は改善された放射線耐性を有し、したがってそれは電子顕微鏡のような加速電子の検出および撮像に適する。 （もっと読む）

【課題】近年、ＭＯＳトランジスタのウェル（基板）に順方向バイアス電圧を印加することが注目されているが、温度変化に対して最大限の順方向バイアス電圧を得ることが難しく、そのための回路構成や占有面積も問題になってきている。
【解決手段】第１導電型（ｐ^＋；ｎ^＋）のソース電極Ｓおよびドレイン電極Ｄとゲート電極Ｇとを有し、第２導電型（ｎ；ｐ）のウェル１０；２０に形成されてなるＭＩＳＦＥＴ１；２を備える半導体集積回路装置であって、前記ウェル１０；２０の電位Ｖｂｐ；Ｖｂｎを、前記ＭＩＳＦＥＴ１；２のソース電極Ｓおよび該ウェル１０；２０により形成されるダイオード１１；２１に対して所定電流Ｉｂｐ；Ｉｂｎを順方向に流すことにより生成する基板バイアス回路１１０；１１１〜１１３を備えるように構成する。 （もっと読む）

【課題】 本発明の目的は、高速・低消費電力の半導体集積回路を提供することにある。
【解決手段】 動作状態にある回路と待機状態にある回路を混在するようにして、回路毎にバックゲート電圧を設定可能にする。
【効果】 待機時には小電流とし低消費電力性を得て、動作時には大電流として高速性を得ることができる。 （もっと読む）

【課題】順方向基板バイアスを印加する場合に、動作温度の上昇にともなうリーク電流の増加を防止する。
【解決手段】順バイアス制御回路ＦＢＢが出力するバイアス信号は電流クランプ回路ＣＬＭＰを通してＣＭＯＳ回路ＬＳＩの基板へ供給される。電流クランプ回路ＣＬＭＰは不純物濃度の低い拡散層を利用して構成され、温度変化に対して不変な定電流を供給する。
【効果】ＣＭＯＳ回路の低電圧駆動時、動作速度を順バイアスにより向上するとともに、温度上昇時、順バイアス印加にともなうリーク電流の増加を抑制し、高速かつ高信頼性を持った半導体集積回路装置を実現する。 （もっと読む）

【課題】 ＢｉＣＭＯＳ集積回路において、工程や回路面積を増加させずに、高耐圧と高ＥＳＤ耐量を有し、素子のＢｏｄｙ電位を半導体基板電位によらず自由に設定できる絶縁ゲートＮチャネル電界効果型トランジスタを提供する。
【解決手段】 Ｐ型半導体基板１上のＮ型のエピタキシャル層２上に形成された絶縁ゲート電界効果型トランジスタのドレイン領域を囲む領域にＰ型ウェル層４を有し、素子の下にＮ型埋込み層１３を有し、平面的にはＮ型埋込み層の内側で深さ方向ではＮ型埋込み層の下側及び上側に存在し、上側がＰ型ウェル層に接するまでの幅をもつＰ型埋込み層３を有する構造とする。 （もっと読む）