半導体装置
【課題】 ＢｉＣＭＯＳ集積回路において、工程や回路面積を増加させずに、高耐圧と高ＥＳＤ耐量を有し、素子のＢｏｄｙ電位を半導体基板電位によらず自由に設定できる絶縁ゲートＮチャネル電界効果型トランジスタを提供する。
【解決手段】 Ｐ型半導体基板１上のＮ型のエピタキシャル層２上に形成された絶縁ゲート電界効果型トランジスタのドレイン領域を囲む領域にＰ型ウェル層４を有し、素子の下にＮ型埋込み層１３を有し、平面的にはＮ型埋込み層の内側で深さ方向ではＮ型埋込み層の下側及び上側に存在し、上側がＰ型ウェル層に接するまでの幅をもつＰ型埋込み層３を有する構造とする。
【解決手段】 Ｐ型半導体基板１上のＮ型のエピタキシャル層２上に形成された絶縁ゲート電界効果型トランジスタのドレイン領域を囲む領域にＰ型ウェル層４を有し、素子の下にＮ型埋込み層１３を有し、平面的にはＮ型埋込み層の内側で深さ方向ではＮ型埋込み層の下側及び上側に存在し、上側がＰ型ウェル層に接するまでの幅をもつＰ型埋込み層３を有する構造とする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＢｉｐｏｌａｒやＣＭＯＳが搭載可能な、エピタキシャル層を形成した半導体基板において、１０Ｖ以上の耐圧をもつ絶縁ゲートＮチャネル電界効果型トランジスタ、及びこの絶縁ゲートＮチャネル絶縁ゲート電界効果型トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】図５はＰ型半導体基板１を用い、Ｎ型エピタキシャル工程を経て作製されたＢｉＣＭＯＳ集積回路の１例の断面図である。Ｎチャネル型絶縁ゲート電界効果型トランジスタ１０１はＮ型エピタキシャル層２にＰ型ウェル層４を形成し、この領域内に形成し、Ｐ型絶縁ゲート電界効果型トランジスタ１０２はＮ型エピタキシャル層２の領域に形成する。ＮＰＮ縦形バイポーラトランジスタ１０３は、Ｎ型埋込み層１３上のＮ型エピタキシャル層２に、Ｐ型ベース拡散領域１５及びＮ型シンカー１４を形成して作製される。各素子の分離、特に絶縁ゲート電界効果型トランジスタとバイポーラトランジスタの分離はＰ型埋込み層３とＰ型ウェル層４をＮ型エピタキシャル層の上下から拡散させ、接触させることにより、行うことができる。
【０００３】Ｎ型エピタキシャル層は、目的とする集積回路の性能によるが、１例としてＮＰＮ縦形バイポーラトランジスタの耐圧を１５Ｖ以上に設定する場合、厚みを４μｍ以上にするとよい。Ｎ型シンカー１４はコレクタ抵抗の低減や、寄生バイポーラのｈfeの低減のために濃度が５×１０17〜１×１０19／ｃｍ3で深さが３〜５μｍの間の条件から選ぶとよい。
【０００４】図２は、ＢｉＣＭＯＳ集積回路においてエピタキシャル層を有する半導体基板に使用される絶縁ゲートＮチャネル電界効果型トランジスタの１例の断面図である。１は半導体基板で、一般的にＰ型半導体基板を用いる。このＰ型半導体基板上に１×１０14〜１×１０16／ｃｍ3のＮ型エピタキシャル層２を形成し、この中で素子を作製する。Ｎチャネル型の絶縁ゲート電界効果型トランジスタの場合は、Ｐ型ウェル層４及び必要に応じてＰ型埋込み層３を形成し、このＰ型の領域内に形成する。５、６は絶縁ゲート電界効果型トランジスタのソース領域及びドレイン領域で、ＰまたはＡｓを注入し、１×１０20／ｃｍ3以上となるような高濃度とする。 ゲート電極８はゲート絶縁膜７を介してチャネル形成領域１１上に形成するが、ドレイン領域６及びチャネル形成領域１１の間に、１×１０16〜１×１０18／ｃｍ3のＮ型の低濃度領域９を形成することにより、この低濃度領域が無い場合に比較してドレイン・ソース間耐圧を高くすることができる。
【０００５】これは、通常の絶縁ゲート電界効果型トランジスタに比べてドレイン側の空乏層が、この低濃度領域で伸びやすいために、ドレイン領域とチャネル形成領域の間のジャンクションで生じるアバランシェ破壊を生じにくくする効果があるためである。この低濃度領域の長さは、所望の耐圧によるが、１５Ｖから４０Ｖの耐圧の場合は１．５μｍから３μｍの間で設定するとよい。またＮ型の低濃度領域上の絶縁膜はゲート絶縁膜より厚くすることにより、ゲート・ドレイン間の高電界化を避けることができ、これに起因するリーク・及び破壊を防ぐことができる。このゲート絶縁膜より厚い絶縁膜１０は０．１μｍ以上の厚さが望ましく、例えば素子分離のためのフィールド絶縁膜を併用してもよい。
【０００６】ただ、図２の構造の絶縁ゲート電界効果型トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低く、ドレイン端子が外部のパッドと接続している場合、外部からドレイン端子に入ってくる静電気によってＮ型の低濃度領域においてジャンクション破壊を起こしやすいという欠点を持つ。この静電気による破壊を防止するためには、例としてパッドに通じる配線に、特殊な保護素子を回路上設置するという方法がある。しかしこの保護素子を設置することにより、半導体集積回路の面積が増大し、コストの増加を招くことになる。半導体集積回路の面積を増大させないために、保護素子を用いずに絶縁ゲート型トランジスタのＥＳＤ耐量を向上するには、例えば図４のように深いＮ型の拡散領域１２を、高濃度ドレイン領域を中心に形成するという方法がある。しかし、この方法も、このＮ型の拡散領域を形成するためにマスク工程及び拡散工程を新たに付加しなければならず、工程増によるコストの増加を招く。このＮ型拡散層１２は濃度が濃いほど、またＮ型エピタキシャル層２の表面から拡散させる深さが深いほど、ＥＳＤ耐量を向上させることができる。例えば、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）の場合、ＥＳＤ耐量２ｋＶ以上を得るには、Ｎ型拡散層の濃度が、１×１０16／ｃｍ3以上、深さが１．５μｍ以上であればよい。
【０００７】
【発明が解決しようとする課題】以上のように絶縁ゲート電界効果型トランジスタにおいて、高耐圧と高ＥＳＤ耐量を両立させるためには、１マスク分の工程増を避けることができない。また、この素子においてチャネルを形成する基板の電位（Ｐ型半導体基板の電位と区別するために以下Ｂｏｄｙ電位と呼ぶ）が回路上の最低電位であるＰ型半導体基板の電位と同電位となるので、素子のＢｏｄｙ電位が回路上の最低電位と異なるような回路構成を持つ、チャージポンプ回路のような多系統電源ＩＣへの応用が難しい。
【０００８】そこで、この発明の目的は、従来のこのような課題を解決するため、保護素子を用いず、かつ工程を増加させることなく、絶縁ゲート電界効果型トランジスタの高耐圧と高ＥＳＤ耐量を両立させ、さらに素子のＢｏｄｙ電位を自由に変更できる素子構造を実現することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するために、この発明は、Ｐ型の半導体基板上に形成されたＮ型のエピタキシャル層に、互いに間隔を置いて設けられたＮ型で高濃度のソース領域及びドレイン領域と、このソース領域及びドレイン領域との間のチャネル形成領域及び、チャネル形成領域とゲート絶縁膜を介して設けられたゲート電極とを有し、さらにドレイン領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、ソース領域、チャネル形成領域及び、ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、ドレイン領域を囲む領域にＰ型ウェル層を有し、半導体基板とエピタキシャル層の境界であってソース領域、ドレイン領域、チャネル形成領域及びゲート絶縁膜より厚い絶縁膜下の領域を含む領域にＮ型埋込み層を有し、ソース領域、ドレイン領域、チャネル形成領域及びゲート絶縁膜より厚い絶縁膜下の領域を含み、平面的にはＮ型埋込み層の内側であって、さらに深さ方向ではＮ型埋込み層の下側及び上側に存在し、上側が前記Ｎ型埋込み層の直上から、Ｐ型ウェル層に接するまでの幅をもつＰ型埋込み層を有することを特徴とする、絶縁ゲートＮチャネル電界効果型トランジスタとした。
【００１０】また、ドレイン領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、ソース領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、チャネル形成領域及び、ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、ドレイン領域及びソース領域を囲む領域にＰ型ウェル層を有することを特徴とする、先の構造の絶縁ゲートＮチャネル電界効果型トランジスタとした。
【００１１】
【発明の実施の形態】以下にこの発明の実施の形態を図面に基づいて説明する。本発明は図５の断面図にみられるようなＢｉＣＭＯＳ集積回路に用いる絶縁ゲートＮチャネル電界効果型トランジスタに関するものである。まず最初に、本発明の絶縁ゲート電界効果型トランジスタの製造工程を図７に基づいて説明する。
【００１２】最初にＰ型半導体基板１を用意し、この表面の一部の領域にＳＢ、ＡｓなどのＮ型の不純物を導入する。この注入領域は後にＮ型埋込み層となる領域であり、例えばＮＰＮ縦形バイポーラトランジスタを作製する場合はその素子領域に形成することでコレクタ抵抗を低減させる効果がある。本発明の絶縁ゲートＮチャネル電界効果型トランジスタの素子領域においてもＰ型半導体基板と絶縁分離を行うために、このＮ型埋め込み層を形成する。注入量は、例えばＡｓの場合、Ｎ型埋込み層上に発生する欠陥を抑えるために、多くても１０15／ｃｍ2の前半までにすることが望ましい。次にＰ型埋込み層３を形成するためにＢを、半導体基板の一部の領域に形成する。このＰ型埋込み層は一般的に素子分離領域を形成するために用いるが、本発明では先に形成したＮ型埋込み層領域内の内側に、このＰ型埋込み層形成のためのＢ注入を行う（図７（ａ））。注入量は、Ｐ型埋込み層上に発生する欠陥を抑えるために、多くても１０14／ｃｍ2の半ばまでであることが望ましい。これにより、本発明では図７（ａ）以下に示すようにＮ型埋込み層とＰ型埋込み層の積層構造を形成する。その後、欠陥回復のために１１００℃以上の高温アニールを行う。
【００１３】次にＮ型のエピタキシャル層２をＰ型半導体基板上に形成する。膜厚や濃度は作製する素子や回路の性能によって変える。このときＰ型半導体基板表面に形成した埋込み層は、エピタキシャル成長中の熱拡散やオートドーピングにより、Ｎ型エピタキシャル中を上方に拡散する。本発明の絶縁ゲートＮチャネル電界効果型トランジスタでは、埋込み層としてＮ型の不純物及びＰ型の不純物を平面的に重なる領域に注入しているので、Ｎ型エピタキシャル層形成後は図７（ｂ）のようになる。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりもアニールにより拡散しやすいため、Ｎ型拡散領域の上方及び下方にＰ型拡散領域が形成される構造となる。また、このＮ型埋込み層はＰ型半導体基板１と絶縁ゲートＮチャネル電界効果型トランジスタとの絶縁分離に使われるので、回路や素子に必要とされる耐圧を満たすように、Ｐ型埋込み層及びＮ型埋込み層の不純物注入量を、先に述べた欠陥が発生しない範囲で選ぶ必要がある。
【００１４】次にＮ型エピタキシャル層の表面からＰ型ウェル層５を形成するために、Ｂを注入し、拡散させる。このＰ型ウェル層は、Ｎチャネル絶縁ゲート電界効果型トランジスタ、ＰＮＰ縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのＰ型ウェル層とＰ型埋込み層を上下から接触させることにより行う場合、Ｐ型埋込み層とＰ型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。本発明の絶縁ゲートＮチャネル電界効果型トランジスタにおいては、チャネルを形成する領域にはＰ型ウェル層を形成するが、高濃度ドレイン領域を形成する領域にはあえてＰ型ウェル層を形成しないようにしている。また、Ｎ型埋込み層上のＰ型埋め込み層の一部がＰ型ウェル層に接触するような構造となる。ＮＰＮ縦形バイポーラトランジスタを同時に集積化する場合は、一般的にコレクタ部分にＮ＋シンカー１４をこの工程の前後で形成するが、このＮ＋シンカーを本発明ではＮ型埋込み層の電極取り出しのために利用してもよい（図７（ｃ））。
【００１５】次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、Ｎ型低濃度領域を形成することができる（図７（ｄ））。
【００１６】次に、ゲート酸化膜７、ゲート電極８、高濃度ソース領域５、高濃度ドレイン領域６の形成など、通常の絶縁ゲート電界効果型トランジスタ特有のプロセスを行う（図７（ｅ））。バイポーラトランジスタを同時に集積化する場合は、あえて図示しないが、ベース拡散工程なども付加する。その後は、図示しないが、中間絶縁膜、金属配線、パッシベーションなどの工程を経て半導体素子を完成させる。
【００１７】以上述べたような工程を経ることにより、半導体基板と絶縁分離されたＮチャネル絶縁ゲート電界効果型トランジスタを得ることができる。本プロセスは絶縁ゲートＮチャネル電界効果型トランジスタのためだけのプロセスはなく、通常のＢｉＣＭＯＳ作製プロセスで容易に本素子が作製できる。図１（ａ）は、本発明の半導体素子の断面図で、図１（ｂ）は本発明の半導体素子の模式平面図ある。図１（ｂ）で分かるように、Ｐ型埋込み層３はこの絶縁ゲート電界効果型トランジスタの素子領域の下側全面を覆っているが、平面的にさらに広い領域にＮ型埋込み層を形成し、その周囲をＮ＋シンカーで囲んでいる。Ｐ型ウェル層は図２の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域５、Ｎ型低濃度領域９の一部を含む領域に形成している。また、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図１（ｂ）の４の２つの点線の内側に形成する。従ってドレインと同電位となる領域は、ドレイン領域６と、Ｎ型低濃度領域９と、Ｐ型埋込み層及びＰ型ウェル層で囲まれるＮ型エピタキシャル層２の３つの領域となる。ここでこの絶縁ゲート電界効果型トランジスタの基板領域となるＰ型ウェル層及びＰ型埋込み層は、Ｎ型埋込み層によって、Ｐ型半導体基板と完全に分離されているので、この素子のＢｏｄｙ電位は半導体集積回路の最低電位であるＰ型半導体基板の電位に束縛されることなく、自由に設定できる。
【００１８】その他は、図２に見られるような従来の絶縁ゲート電界効果型トランジスタの構造と同じである。すなわち、Ｎ型低濃度領域９及び厚い絶縁膜１０をドレイン領域とチャネル形成領域の間に形成しているので、通常の絶縁ゲート電界効果型トランジスタに比べて高耐圧化が実現できる。先に述べた、ドレイン領域と同電位となるＰ型ウェル層に囲まれたＮ型エピタキシャル層の領域は、図１中の下方はＰ型埋込み層に覆われており、横方向はＰ型ウェル層で囲まれており、Ｐ型埋込み層及びＰ型ウェル層は接触するように形成されているので、トランジスタの電気的動作において、ドレインから他の領域にドレイン電流がリークすることは無い。この領域は従来例の図３のＮ型拡散領域１２と同様な機能を持たせることができる。すなわち、図２のような従来の構造の絶縁ゲートＮチャネル電界効果型トランジスタに比べて、ＥＳＤ耐量を向上させる目的で形成している。
【００１９】つまり、従来例図３のＮ型拡散領域１２の形成工程を付加することなく、高耐圧とともに高ＥＳＤ耐量を実現することができる。このＮ型のエピタキシャル層の深さは２．５μｍ以上にすることで、ＨＢＭでは２ｋＶ以上のＥＳＤ耐量を得ることができる。例えばエピタキシャル層の膜厚が５μｍ、Ｐ型埋込み層の上方拡散が２．５μｍとなるようなプロセスで上記条件を満たすことができる。この本発明の図１の方法は、ドレイン直下のＮ型エピタキシャル層の領域を確保するため、好ましくはＮ型エピタキシャル層を形成するときの膜厚は少なくとも３．５〜５μｍが必要である。
【００２０】また、図１では高濃度ドレイン領域を中心とし、それを囲むようにゲート電極を形成し、ソース領域がドレイン領域の左右に配置されるような構造となっているが、ソース領域はドレイン領域の左右に必ずしも配置する必要は無く、図示はしないが、ソース領域が高濃度ドレイン領域のどちらか片側、あるいは全周を取り囲むような構造でも構わない。その場合もＰ型ウェル層は、高濃度ドレイン領域以外の、ソース領域、Ｎ型低濃度領域を含み、高濃度ドレイン領域を囲むように形成することは同様である。
【００２１】また、図４は本発明の別の実施例の図である。本発明ではＰ型ウェル層及びＰ型埋込み層で囲まれるＮ型エピタキシャル領域は高濃度ドレイン領域だけでなく、高濃度ソース領域を含む領域に形成してもよい。これにより、このトランジスタのドレイン端子、ソース端子のいずれが外部端子に接続される場合でも高いＥＳＤ耐量を得ることができる。
【００２２】本発明では絶縁ゲートＮチャネル電界効果型トランジスタのＢｏｄｙ電位を素子１つ１つについて自由に設定できるので、広範な種類の回路に応用することができる。図６に、本発明の絶縁ゲート電界効果型トランジスタを用いた回路の例として反転型チャージポンプ回路を挙げている。この回路ではスイッチ１０７と１０８が導通、１０９と１１０が遮断状態であるサイクル及び、スイッチ１０７と１０８が遮断、１０９と１１０が導通状態であるサイクルを、各スイッチのゲート端子に信号を与えながら繰り返すことにより、出力端子１１１から、負の電源電圧値を得ることができる。スイッチ１０８のＢｏｄｙ電位は、サイクルによって容量１０５側か電源１０４側かに切り替えられるように回路上設定する。
【００２３】この回路では特にスイッチ１１０のＢｏｄｙ電位が負電位に変化する。つまり回路上のグラウンドに固定しているＰ型半導体基板の電位より低い電位になるが、図１や図４のような本発明によるトランジスタを用いることにより、Ｐ型半導体基板の電位状態を考慮せずに設計することができる。このときには、図１や図４におけるＮ型埋込み層１３の電位を回路内の最大電位に固定しておくとよい。
【００２４】この例ではＢｏｄｙの電位が半導体基板の電位に対して低くなる場合をとりあげたが、本発明では半導体基板と素子のＢｏｄｙ領域が絶縁分離しているので、Ｂｏｄｙの電位が半導体基板に対して高くなるような回路にも半導体基板の電位・極性を考慮することなく応用できる。
【００２５】
【発明の効果】本発明によれば、絶縁ゲートＮチャネル電界効果型トランジスタにおいて、工程の増加や回路面積の増加無しに、高耐圧化と高ＥＳＤ耐量化が実現でき、チャネルが形成されるＢｏｄｙ領域の電位を半導体基板の電位に関わらず自由に設定できる。
【図面の簡単な説明】
【図１】（ａ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの模式断面図である。
（ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの模式平面図である。
【図２】従来の、絶縁ゲートＮチャネル電界効果型トランジスタの模式断面図である。
【図３】従来の、絶縁ゲートＮチャネル電界効果型トランジスタの別の模式断面図である。
【図４】（ａ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの別の例の模式断面図である。
（ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの別の例の模式平面図である。
【図５】絶縁ゲート電界効果型トランジスタやバイポーラトランジスタを含むＢｉＣＭＯＳ集積回路の模式断面図である。
【図６】本発明の、絶縁ゲートＮチャネル電界効果型トランジスタを使用した模式回路図である。
【図７】本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの製造方法を示した工程断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｐ型埋込み層
４ Ｐ型ウェル層
５ ソース領域
６ ドレイン領域
７ ゲート絶縁膜
８ ゲート電極
９ Ｎ型低濃度領域
１０ 厚い絶縁膜
１１ チャネル形成領域
１２ Ｎ型拡散領域
１３ Ｎ型埋込み層
１４ Ｎ型シンカー
１５ Ｐ型ベース拡散領域
１６ 高濃度ベース領域
１７ 高濃度エミッタ領域
１８ 高濃度コレクタ領域
１０１ Ｎチャネル絶縁ゲート電界効果型トランジスタ
１０２ Ｐチャネル絶縁ゲート電界効果型トランジスタ
１０３ ＮＰＮ縦形バイポーラトランジスタ
１０４ 電源
１０５ 容量１
１０６ 容量2
１０７ Ｐチャネル絶縁ゲート電界効果型トランジスタスイッチ１
１０８ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ１
１０９ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ２
１１０ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ３
１１１ 出力端子
【０００１】
【発明の属する技術分野】本発明は、ＢｉｐｏｌａｒやＣＭＯＳが搭載可能な、エピタキシャル層を形成した半導体基板において、１０Ｖ以上の耐圧をもつ絶縁ゲートＮチャネル電界効果型トランジスタ、及びこの絶縁ゲートＮチャネル絶縁ゲート電界効果型トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】図５はＰ型半導体基板１を用い、Ｎ型エピタキシャル工程を経て作製されたＢｉＣＭＯＳ集積回路の１例の断面図である。Ｎチャネル型絶縁ゲート電界効果型トランジスタ１０１はＮ型エピタキシャル層２にＰ型ウェル層４を形成し、この領域内に形成し、Ｐ型絶縁ゲート電界効果型トランジスタ１０２はＮ型エピタキシャル層２の領域に形成する。ＮＰＮ縦形バイポーラトランジスタ１０３は、Ｎ型埋込み層１３上のＮ型エピタキシャル層２に、Ｐ型ベース拡散領域１５及びＮ型シンカー１４を形成して作製される。各素子の分離、特に絶縁ゲート電界効果型トランジスタとバイポーラトランジスタの分離はＰ型埋込み層３とＰ型ウェル層４をＮ型エピタキシャル層の上下から拡散させ、接触させることにより、行うことができる。
【０００３】Ｎ型エピタキシャル層は、目的とする集積回路の性能によるが、１例としてＮＰＮ縦形バイポーラトランジスタの耐圧を１５Ｖ以上に設定する場合、厚みを４μｍ以上にするとよい。Ｎ型シンカー１４はコレクタ抵抗の低減や、寄生バイポーラのｈfeの低減のために濃度が５×１０17〜１×１０19／ｃｍ3で深さが３〜５μｍの間の条件から選ぶとよい。
【０００４】図２は、ＢｉＣＭＯＳ集積回路においてエピタキシャル層を有する半導体基板に使用される絶縁ゲートＮチャネル電界効果型トランジスタの１例の断面図である。１は半導体基板で、一般的にＰ型半導体基板を用いる。このＰ型半導体基板上に１×１０14〜１×１０16／ｃｍ3のＮ型エピタキシャル層２を形成し、この中で素子を作製する。Ｎチャネル型の絶縁ゲート電界効果型トランジスタの場合は、Ｐ型ウェル層４及び必要に応じてＰ型埋込み層３を形成し、このＰ型の領域内に形成する。５、６は絶縁ゲート電界効果型トランジスタのソース領域及びドレイン領域で、ＰまたはＡｓを注入し、１×１０20／ｃｍ3以上となるような高濃度とする。 ゲート電極８はゲート絶縁膜７を介してチャネル形成領域１１上に形成するが、ドレイン領域６及びチャネル形成領域１１の間に、１×１０16〜１×１０18／ｃｍ3のＮ型の低濃度領域９を形成することにより、この低濃度領域が無い場合に比較してドレイン・ソース間耐圧を高くすることができる。
【０００５】これは、通常の絶縁ゲート電界効果型トランジスタに比べてドレイン側の空乏層が、この低濃度領域で伸びやすいために、ドレイン領域とチャネル形成領域の間のジャンクションで生じるアバランシェ破壊を生じにくくする効果があるためである。この低濃度領域の長さは、所望の耐圧によるが、１５Ｖから４０Ｖの耐圧の場合は１．５μｍから３μｍの間で設定するとよい。またＮ型の低濃度領域上の絶縁膜はゲート絶縁膜より厚くすることにより、ゲート・ドレイン間の高電界化を避けることができ、これに起因するリーク・及び破壊を防ぐことができる。このゲート絶縁膜より厚い絶縁膜１０は０．１μｍ以上の厚さが望ましく、例えば素子分離のためのフィールド絶縁膜を併用してもよい。
【０００６】ただ、図２の構造の絶縁ゲート電界効果型トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低く、ドレイン端子が外部のパッドと接続している場合、外部からドレイン端子に入ってくる静電気によってＮ型の低濃度領域においてジャンクション破壊を起こしやすいという欠点を持つ。この静電気による破壊を防止するためには、例としてパッドに通じる配線に、特殊な保護素子を回路上設置するという方法がある。しかしこの保護素子を設置することにより、半導体集積回路の面積が増大し、コストの増加を招くことになる。半導体集積回路の面積を増大させないために、保護素子を用いずに絶縁ゲート型トランジスタのＥＳＤ耐量を向上するには、例えば図４のように深いＮ型の拡散領域１２を、高濃度ドレイン領域を中心に形成するという方法がある。しかし、この方法も、このＮ型の拡散領域を形成するためにマスク工程及び拡散工程を新たに付加しなければならず、工程増によるコストの増加を招く。このＮ型拡散層１２は濃度が濃いほど、またＮ型エピタキシャル層２の表面から拡散させる深さが深いほど、ＥＳＤ耐量を向上させることができる。例えば、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）の場合、ＥＳＤ耐量２ｋＶ以上を得るには、Ｎ型拡散層の濃度が、１×１０16／ｃｍ3以上、深さが１．５μｍ以上であればよい。
【０００７】
【発明が解決しようとする課題】以上のように絶縁ゲート電界効果型トランジスタにおいて、高耐圧と高ＥＳＤ耐量を両立させるためには、１マスク分の工程増を避けることができない。また、この素子においてチャネルを形成する基板の電位（Ｐ型半導体基板の電位と区別するために以下Ｂｏｄｙ電位と呼ぶ）が回路上の最低電位であるＰ型半導体基板の電位と同電位となるので、素子のＢｏｄｙ電位が回路上の最低電位と異なるような回路構成を持つ、チャージポンプ回路のような多系統電源ＩＣへの応用が難しい。
【０００８】そこで、この発明の目的は、従来のこのような課題を解決するため、保護素子を用いず、かつ工程を増加させることなく、絶縁ゲート電界効果型トランジスタの高耐圧と高ＥＳＤ耐量を両立させ、さらに素子のＢｏｄｙ電位を自由に変更できる素子構造を実現することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するために、この発明は、Ｐ型の半導体基板上に形成されたＮ型のエピタキシャル層に、互いに間隔を置いて設けられたＮ型で高濃度のソース領域及びドレイン領域と、このソース領域及びドレイン領域との間のチャネル形成領域及び、チャネル形成領域とゲート絶縁膜を介して設けられたゲート電極とを有し、さらにドレイン領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、ソース領域、チャネル形成領域及び、ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、ドレイン領域を囲む領域にＰ型ウェル層を有し、半導体基板とエピタキシャル層の境界であってソース領域、ドレイン領域、チャネル形成領域及びゲート絶縁膜より厚い絶縁膜下の領域を含む領域にＮ型埋込み層を有し、ソース領域、ドレイン領域、チャネル形成領域及びゲート絶縁膜より厚い絶縁膜下の領域を含み、平面的にはＮ型埋込み層の内側であって、さらに深さ方向ではＮ型埋込み層の下側及び上側に存在し、上側が前記Ｎ型埋込み層の直上から、Ｐ型ウェル層に接するまでの幅をもつＰ型埋込み層を有することを特徴とする、絶縁ゲートＮチャネル電界効果型トランジスタとした。
【００１０】また、ドレイン領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、ソース領域とチャネル形成領域との間に形成されたＮ型の低濃度領域と低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、チャネル形成領域及び、ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、ドレイン領域及びソース領域を囲む領域にＰ型ウェル層を有することを特徴とする、先の構造の絶縁ゲートＮチャネル電界効果型トランジスタとした。
【００１１】
【発明の実施の形態】以下にこの発明の実施の形態を図面に基づいて説明する。本発明は図５の断面図にみられるようなＢｉＣＭＯＳ集積回路に用いる絶縁ゲートＮチャネル電界効果型トランジスタに関するものである。まず最初に、本発明の絶縁ゲート電界効果型トランジスタの製造工程を図７に基づいて説明する。
【００１２】最初にＰ型半導体基板１を用意し、この表面の一部の領域にＳＢ、ＡｓなどのＮ型の不純物を導入する。この注入領域は後にＮ型埋込み層となる領域であり、例えばＮＰＮ縦形バイポーラトランジスタを作製する場合はその素子領域に形成することでコレクタ抵抗を低減させる効果がある。本発明の絶縁ゲートＮチャネル電界効果型トランジスタの素子領域においてもＰ型半導体基板と絶縁分離を行うために、このＮ型埋め込み層を形成する。注入量は、例えばＡｓの場合、Ｎ型埋込み層上に発生する欠陥を抑えるために、多くても１０15／ｃｍ2の前半までにすることが望ましい。次にＰ型埋込み層３を形成するためにＢを、半導体基板の一部の領域に形成する。このＰ型埋込み層は一般的に素子分離領域を形成するために用いるが、本発明では先に形成したＮ型埋込み層領域内の内側に、このＰ型埋込み層形成のためのＢ注入を行う（図７（ａ））。注入量は、Ｐ型埋込み層上に発生する欠陥を抑えるために、多くても１０14／ｃｍ2の半ばまでであることが望ましい。これにより、本発明では図７（ａ）以下に示すようにＮ型埋込み層とＰ型埋込み層の積層構造を形成する。その後、欠陥回復のために１１００℃以上の高温アニールを行う。
【００１３】次にＮ型のエピタキシャル層２をＰ型半導体基板上に形成する。膜厚や濃度は作製する素子や回路の性能によって変える。このときＰ型半導体基板表面に形成した埋込み層は、エピタキシャル成長中の熱拡散やオートドーピングにより、Ｎ型エピタキシャル中を上方に拡散する。本発明の絶縁ゲートＮチャネル電界効果型トランジスタでは、埋込み層としてＮ型の不純物及びＰ型の不純物を平面的に重なる領域に注入しているので、Ｎ型エピタキシャル層形成後は図７（ｂ）のようになる。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりもアニールにより拡散しやすいため、Ｎ型拡散領域の上方及び下方にＰ型拡散領域が形成される構造となる。また、このＮ型埋込み層はＰ型半導体基板１と絶縁ゲートＮチャネル電界効果型トランジスタとの絶縁分離に使われるので、回路や素子に必要とされる耐圧を満たすように、Ｐ型埋込み層及びＮ型埋込み層の不純物注入量を、先に述べた欠陥が発生しない範囲で選ぶ必要がある。
【００１４】次にＮ型エピタキシャル層の表面からＰ型ウェル層５を形成するために、Ｂを注入し、拡散させる。このＰ型ウェル層は、Ｎチャネル絶縁ゲート電界効果型トランジスタ、ＰＮＰ縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのＰ型ウェル層とＰ型埋込み層を上下から接触させることにより行う場合、Ｐ型埋込み層とＰ型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。本発明の絶縁ゲートＮチャネル電界効果型トランジスタにおいては、チャネルを形成する領域にはＰ型ウェル層を形成するが、高濃度ドレイン領域を形成する領域にはあえてＰ型ウェル層を形成しないようにしている。また、Ｎ型埋込み層上のＰ型埋め込み層の一部がＰ型ウェル層に接触するような構造となる。ＮＰＮ縦形バイポーラトランジスタを同時に集積化する場合は、一般的にコレクタ部分にＮ＋シンカー１４をこの工程の前後で形成するが、このＮ＋シンカーを本発明ではＮ型埋込み層の電極取り出しのために利用してもよい（図７（ｃ））。
【００１５】次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、Ｎ型低濃度領域を形成することができる（図７（ｄ））。
【００１６】次に、ゲート酸化膜７、ゲート電極８、高濃度ソース領域５、高濃度ドレイン領域６の形成など、通常の絶縁ゲート電界効果型トランジスタ特有のプロセスを行う（図７（ｅ））。バイポーラトランジスタを同時に集積化する場合は、あえて図示しないが、ベース拡散工程なども付加する。その後は、図示しないが、中間絶縁膜、金属配線、パッシベーションなどの工程を経て半導体素子を完成させる。
【００１７】以上述べたような工程を経ることにより、半導体基板と絶縁分離されたＮチャネル絶縁ゲート電界効果型トランジスタを得ることができる。本プロセスは絶縁ゲートＮチャネル電界効果型トランジスタのためだけのプロセスはなく、通常のＢｉＣＭＯＳ作製プロセスで容易に本素子が作製できる。図１（ａ）は、本発明の半導体素子の断面図で、図１（ｂ）は本発明の半導体素子の模式平面図ある。図１（ｂ）で分かるように、Ｐ型埋込み層３はこの絶縁ゲート電界効果型トランジスタの素子領域の下側全面を覆っているが、平面的にさらに広い領域にＮ型埋込み層を形成し、その周囲をＮ＋シンカーで囲んでいる。Ｐ型ウェル層は図２の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域５、Ｎ型低濃度領域９の一部を含む領域に形成している。また、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図１（ｂ）の４の２つの点線の内側に形成する。従ってドレインと同電位となる領域は、ドレイン領域６と、Ｎ型低濃度領域９と、Ｐ型埋込み層及びＰ型ウェル層で囲まれるＮ型エピタキシャル層２の３つの領域となる。ここでこの絶縁ゲート電界効果型トランジスタの基板領域となるＰ型ウェル層及びＰ型埋込み層は、Ｎ型埋込み層によって、Ｐ型半導体基板と完全に分離されているので、この素子のＢｏｄｙ電位は半導体集積回路の最低電位であるＰ型半導体基板の電位に束縛されることなく、自由に設定できる。
【００１８】その他は、図２に見られるような従来の絶縁ゲート電界効果型トランジスタの構造と同じである。すなわち、Ｎ型低濃度領域９及び厚い絶縁膜１０をドレイン領域とチャネル形成領域の間に形成しているので、通常の絶縁ゲート電界効果型トランジスタに比べて高耐圧化が実現できる。先に述べた、ドレイン領域と同電位となるＰ型ウェル層に囲まれたＮ型エピタキシャル層の領域は、図１中の下方はＰ型埋込み層に覆われており、横方向はＰ型ウェル層で囲まれており、Ｐ型埋込み層及びＰ型ウェル層は接触するように形成されているので、トランジスタの電気的動作において、ドレインから他の領域にドレイン電流がリークすることは無い。この領域は従来例の図３のＮ型拡散領域１２と同様な機能を持たせることができる。すなわち、図２のような従来の構造の絶縁ゲートＮチャネル電界効果型トランジスタに比べて、ＥＳＤ耐量を向上させる目的で形成している。
【００１９】つまり、従来例図３のＮ型拡散領域１２の形成工程を付加することなく、高耐圧とともに高ＥＳＤ耐量を実現することができる。このＮ型のエピタキシャル層の深さは２．５μｍ以上にすることで、ＨＢＭでは２ｋＶ以上のＥＳＤ耐量を得ることができる。例えばエピタキシャル層の膜厚が５μｍ、Ｐ型埋込み層の上方拡散が２．５μｍとなるようなプロセスで上記条件を満たすことができる。この本発明の図１の方法は、ドレイン直下のＮ型エピタキシャル層の領域を確保するため、好ましくはＮ型エピタキシャル層を形成するときの膜厚は少なくとも３．５〜５μｍが必要である。
【００２０】また、図１では高濃度ドレイン領域を中心とし、それを囲むようにゲート電極を形成し、ソース領域がドレイン領域の左右に配置されるような構造となっているが、ソース領域はドレイン領域の左右に必ずしも配置する必要は無く、図示はしないが、ソース領域が高濃度ドレイン領域のどちらか片側、あるいは全周を取り囲むような構造でも構わない。その場合もＰ型ウェル層は、高濃度ドレイン領域以外の、ソース領域、Ｎ型低濃度領域を含み、高濃度ドレイン領域を囲むように形成することは同様である。
【００２１】また、図４は本発明の別の実施例の図である。本発明ではＰ型ウェル層及びＰ型埋込み層で囲まれるＮ型エピタキシャル領域は高濃度ドレイン領域だけでなく、高濃度ソース領域を含む領域に形成してもよい。これにより、このトランジスタのドレイン端子、ソース端子のいずれが外部端子に接続される場合でも高いＥＳＤ耐量を得ることができる。
【００２２】本発明では絶縁ゲートＮチャネル電界効果型トランジスタのＢｏｄｙ電位を素子１つ１つについて自由に設定できるので、広範な種類の回路に応用することができる。図６に、本発明の絶縁ゲート電界効果型トランジスタを用いた回路の例として反転型チャージポンプ回路を挙げている。この回路ではスイッチ１０７と１０８が導通、１０９と１１０が遮断状態であるサイクル及び、スイッチ１０７と１０８が遮断、１０９と１１０が導通状態であるサイクルを、各スイッチのゲート端子に信号を与えながら繰り返すことにより、出力端子１１１から、負の電源電圧値を得ることができる。スイッチ１０８のＢｏｄｙ電位は、サイクルによって容量１０５側か電源１０４側かに切り替えられるように回路上設定する。
【００２３】この回路では特にスイッチ１１０のＢｏｄｙ電位が負電位に変化する。つまり回路上のグラウンドに固定しているＰ型半導体基板の電位より低い電位になるが、図１や図４のような本発明によるトランジスタを用いることにより、Ｐ型半導体基板の電位状態を考慮せずに設計することができる。このときには、図１や図４におけるＮ型埋込み層１３の電位を回路内の最大電位に固定しておくとよい。
【００２４】この例ではＢｏｄｙの電位が半導体基板の電位に対して低くなる場合をとりあげたが、本発明では半導体基板と素子のＢｏｄｙ領域が絶縁分離しているので、Ｂｏｄｙの電位が半導体基板に対して高くなるような回路にも半導体基板の電位・極性を考慮することなく応用できる。
【００２５】
【発明の効果】本発明によれば、絶縁ゲートＮチャネル電界効果型トランジスタにおいて、工程の増加や回路面積の増加無しに、高耐圧化と高ＥＳＤ耐量化が実現でき、チャネルが形成されるＢｏｄｙ領域の電位を半導体基板の電位に関わらず自由に設定できる。
【図面の簡単な説明】
【図１】（ａ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの模式断面図である。
（ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの模式平面図である。
【図２】従来の、絶縁ゲートＮチャネル電界効果型トランジスタの模式断面図である。
【図３】従来の、絶縁ゲートＮチャネル電界効果型トランジスタの別の模式断面図である。
【図４】（ａ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの別の例の模式断面図である。
（ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの別の例の模式平面図である。
【図５】絶縁ゲート電界効果型トランジスタやバイポーラトランジスタを含むＢｉＣＭＯＳ集積回路の模式断面図である。
【図６】本発明の、絶縁ゲートＮチャネル電界効果型トランジスタを使用した模式回路図である。
【図７】本発明の、絶縁ゲートＮチャネル電界効果型トランジスタの製造方法を示した工程断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｐ型埋込み層
４ Ｐ型ウェル層
５ ソース領域
６ ドレイン領域
７ ゲート絶縁膜
８ ゲート電極
９ Ｎ型低濃度領域
１０ 厚い絶縁膜
１１ チャネル形成領域
１２ Ｎ型拡散領域
１３ Ｎ型埋込み層
１４ Ｎ型シンカー
１５ Ｐ型ベース拡散領域
１６ 高濃度ベース領域
１７ 高濃度エミッタ領域
１８ 高濃度コレクタ領域
１０１ Ｎチャネル絶縁ゲート電界効果型トランジスタ
１０２ Ｐチャネル絶縁ゲート電界効果型トランジスタ
１０３ ＮＰＮ縦形バイポーラトランジスタ
１０４ 電源
１０５ 容量１
１０６ 容量2
１０７ Ｐチャネル絶縁ゲート電界効果型トランジスタスイッチ１
１０８ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ１
１０９ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ２
１１０ Ｎチャネル絶縁ゲート電界効果型トランジスタスイッチ３
１１１ 出力端子
【特許請求の範囲】
【請求項１】 Ｐ型の半導体基板上に形成されたＮ型のエピタキシャル層に、互いに間隔を置いて設けられたＮ型で高濃度のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間のチャネル形成領域及び、前記チャネル形成領域とゲート絶縁膜を介して設けられたゲート電極とを有し、さらに前記ドレイン領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記ソース領域、前記チャネル形成領域及び、前記ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、前記ドレイン領域を囲む領域にＰ型ウェル層を有し、前記半導体基板と前記エピタキシャル層の境界であって前記ソース領域、前記ドレイン領域、前記チャネル形成領域及び前記ゲート絶縁膜より厚い絶縁膜下の領域を含む領域にＮ型埋込み層を有し、前記ソース領域、前記ドレイン領域、前記チャネル形成領域及び前記ゲート絶縁膜より厚い絶縁膜下の領域を含み、かつ平面的には前記Ｎ型埋込み層の内側であって、深さ方向では前記Ｎ型埋込み層の下側及び上側に存在し、上側が前記Ｎ型埋込み層の直上から、Ｐ型ウェル層に接するまでの幅をもつＰ型埋込み層を有することを特徴とする、絶縁ゲートＮチャネル電界効果型トランジスタ。
【請求項２】 前記ドレイン領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記ソース領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記チャネル形成領域及び、前記ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、前記ドレイン領域及びソース領域を囲む領域にＰ型ウェル層を有する請求項1記載の絶縁ゲートＮチャネル電界効果型トランジスタ。
【請求項１】 Ｐ型の半導体基板上に形成されたＮ型のエピタキシャル層に、互いに間隔を置いて設けられたＮ型で高濃度のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間のチャネル形成領域及び、前記チャネル形成領域とゲート絶縁膜を介して設けられたゲート電極とを有し、さらに前記ドレイン領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記ソース領域、前記チャネル形成領域及び、前記ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、前記ドレイン領域を囲む領域にＰ型ウェル層を有し、前記半導体基板と前記エピタキシャル層の境界であって前記ソース領域、前記ドレイン領域、前記チャネル形成領域及び前記ゲート絶縁膜より厚い絶縁膜下の領域を含む領域にＮ型埋込み層を有し、前記ソース領域、前記ドレイン領域、前記チャネル形成領域及び前記ゲート絶縁膜より厚い絶縁膜下の領域を含み、かつ平面的には前記Ｎ型埋込み層の内側であって、深さ方向では前記Ｎ型埋込み層の下側及び上側に存在し、上側が前記Ｎ型埋込み層の直上から、Ｐ型ウェル層に接するまでの幅をもつＰ型埋込み層を有することを特徴とする、絶縁ゲートＮチャネル電界効果型トランジスタ。
【請求項２】 前記ドレイン領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記ソース領域と前記チャネル形成領域との間に形成されたＮ型の低濃度領域と前記低濃度領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、前記チャネル形成領域及び、前記ゲート絶縁膜より厚い絶縁膜下の領域の一部を含み、前記ドレイン領域及びソース領域を囲む領域にＰ型ウェル層を有する請求項1記載の絶縁ゲートＮチャネル電界効果型トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０００−３０７０１３（Ｐ２０００−３０７０１３Ａ）
【公開日】平成１２年１１月２日（２０００．１１．２）
【国際特許分類】
【出願番号】特願平１１−１１１３６８
【出願日】平成１１年４月１９日（１９９９．４．１９）
【出願人】（０００００２３２５）セイコーインスツルメンツ株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１２年１１月２日（２０００．１１．２）
【国際特許分類】
【出願日】平成１１年４月１９日（１９９９．４．１９）
【出願人】（０００００２３２５）セイコーインスツルメンツ株式会社 (3,629)
【Ｆターム（参考）】
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