【課題】ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。
【解決手段】ＮＭＯＳ／ＰＭＯＳ境界領域にゲートレベル配線を形成し、ＬＤＤサイドウォール形成時に２重エッチングされるゲートレベル配線の最上層に、サイドウォール絶縁膜層とエッチング選択比のとれる膜１０７をハードマスクとして形成しておくことで、ゲートレベル配線に接続するプラグコンタクト１１２形成時にゲート電極のオーバーエッチによる堆積物の付着を防止する。 （もっと読む）

【課題】より微細な配線が形成された半導体装置を容易に製造する方法を提供する。
【解決手段】半導体基板上に導電性膜を形成する工程と、前記導電性膜上に犠牲膜を形成する工程と、前記犠牲膜をパターニングする工程と、パターニングされた前記犠牲膜の側面に、サイドウォールを形成する工程と、パターニングされた前記犠牲膜を除去する工程と、前記サイドウォールをマスクとして用いて前記導電性膜をパターニングして、配線を形成する工程とを有する方法により、半導体装置を製造する。 （もっと読む）

【課題】 ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供すること
【解決手段】
半導体装置の製造過程で用いられる薄膜であって、この薄膜は、珪素、ゲルマニウム、および酸素を含む。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】トレンチ内に不純物ドーピング酸化膜ライナが形成されているＳＴＩ構造を有する半導体素子及びその製造方法を提供する。
【解決手段】活性領域１０２に接するようにトレンチの内壁を覆う側壁ライナ１３０と、側壁ライナ１３０上に形成された不純物ドーピング酸化膜ライナ１４０ａと、トレンチを埋め込むギャップフィル絶縁膜１５０とを備える半導体素子である。不純物ドーピング酸化膜ライナ１４０ａを形成するために、側壁ライナ１３０上に酸化膜ライナを形成した後、プラズマ雰囲気下で酸化膜ライナに不純物をドーピングする。 （もっと読む）

【課題】半導体装置が備えるゲート電極の側壁膜の膜厚のばらつきを抑制するとともに側壁膜の表面の平坦性を向上させることにより、半導体装置の性能等の向上を図り得る半導体装置の製造方法を提供する。
【解決手段】不純物を含有する浮遊ゲート電極３と制御ゲート電極１０との間に電極間絶縁膜４を挟んでなるとともにトンネル絶縁膜２を介して半導体基板１上に設けられた少なくとも１個のゲート構造１３に対して第１の加熱処理を施す。この第１の加熱処理が施されたゲート構造１３を有する半導体基板１の表層部に向けて不純物を注入した後、ゲート構造１３を覆って不純物無添加の非単結晶シリコン膜１８を設ける。この非単結晶シリコン膜１８を覆ってさらに絶縁膜１９を設けた後、この絶縁膜１９により覆われた非単結晶シリコン膜１８およびゲート構造１３に第２の加熱処理を施す。 （もっと読む）

【課題】セルサイズが６０ｎｍ以下の半導体記憶装置において、トンネル絶縁膜や電極間絶縁膜に高誘電率絶縁膜を導入した場合の電荷保持特性の劣化を防ぐ。
【解決手段】半導体装置は、セルサイズが６０ｎｍ以下であって、埋め込み絶縁膜１０４を含むシリコン基板１０１のチャネル領域に形成されたトンネル絶縁膜１０２と、前記トンネル絶縁膜１０２上に形成された第１の導電層１０３と、前記埋め込み絶縁膜１０４及び前記第１の導電層１０３上に形成された電極間絶縁膜１０５と、前記電極間絶縁膜１０５上に形成された第２の導電層１０６と、前記第１の導電層１０３、前記第２の導電層１０６、及び前記電極間絶縁膜１０５の側壁に形成された側壁絶縁膜１０７と、前記側壁絶縁膜１０７上に形成された層間絶縁膜１０８と、を有し、 前記トンネル絶縁膜１０２又は前記電極間絶縁膜１０５は高誘電率絶縁膜を含み、前記側壁絶縁膜１０７は、所定の濃度の炭素及び窒素、並びに１×１０^１９Ａｔｏｍｓ／ｃｍ^３以下の濃度の塩素を含む。 （もっと読む）

【課題】タングステンからなる電極や配線の表面に形成された酸化物を、アンモニアガスをプラズマにより活性化させた活性種で確実に還元処理することができ、しかもタングステン表面に窒化タングステン膜が形成されないようにする技術を提供すること。
【解決手段】縦型の処理容器内の処理雰囲気から径方向に外れかつ当該処理雰囲気に臨む領域に、前記処理雰囲気に沿って形成されたプラズマ発生領域と、このプラズマ発生領域に沿って伸びるようにかつ当該プラズマ発生領域を挟んで対向して配置されるプラズマ電極と、を備えた縦型熱処理装置を用いて還元処理するにあたって、プラズマ発生領域に供給するアンモニアの供給量を５００ｓｃｃｍ以上１００００ｓｃｃｍ以下、プラズマ電極に印加する高周波を２０Ｗ以上５００Ｗ以下、処理雰囲気の圧力を１３．３×１０^２Ｐａ以下、処理時間を１秒以上１０分以下とする。 （もっと読む）

【課題】パターンの凸部上端のシリコンのコーナーに丸み形状を形成した上で、パターンの疎密による膜厚差を生じさせずに均一な膜厚でシリコン酸化膜を形成することが可能なシリコン酸化膜の形成方法を提供すること。
【解決手段】プラズマ処理装置の処理室内で、凹凸パターンを有する被処理体にプラズマによる酸化処理を施してシリコン酸化膜を形成するシリコン酸化膜を形成するにあたり、処理ガス中の酸素の割合が０．５％以上１０％未満で、かつ処理圧力が１．３〜６６５Ｐａの条件で、被処理体を載置する載置台に高周波電力を印加しながらプラズマ形成する。 （もっと読む）

【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】窒化膜の低温成膜において、成膜中に水素の除去工程を導入して、水素含有量を低減した窒化膜の提供を可能とする。
【解決手段】原子層蒸着法により被成膜面１１に窒化シリコン膜を形成する工程を備えた半導体装置の製造方法であって、前記窒化シリコン膜の形成工程は、前記被成膜面１１にシリコン原子Ｓｉを吸着させる工程と、前記被成膜面１１に活性化した水素Ｈ^*を供給し、前記シリコン原子Ｓｉとともに吸着した水素原子Ｈに結合させて、前記被成膜面より前記水素を解離させる工程と、前記被成膜面１１に窒素原子Ｎを供給して前記シリコン原子Ｓｉと結合させて窒化シリコン膜を形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】トレンチの窪みを抑制し、かつＳＴＩの素子分離のための絶縁層の幅の制御性を確保することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に開口部２２を有する窒化シリコン膜１４を形成する工程と、窒化シリコン膜上および開口部の側面に酸化シリコン膜１５を形成する工程と、酸化シリコン膜をエッチングし、開口部の側面に側壁１６を形成する工程と、側壁および窒化シリコン膜をマスクに半導体基板にトレンチ２０を形成する工程と、トレンチ内に絶縁層を形成する工程と、を有する。そして、酸化シリコン膜の形成に、プラズマ酸化法またはラジカル酸化法を用いる半導体装置の製造方法である。 （もっと読む）

【課題】サファイア基板上に成膜されるＳｉエピタキシャル層中の結晶欠陥、特に双晶欠陥を低減する。
【解決手段】サファイア基板１０のＲ面１２上にエピ成長によりＳｉ膜１４を成膜する工程、Ｓｉ膜上にＳｉＯ₂膜を形成する工程、ＳｉＯ₂膜を格子状にパターニングして、被エッチング領域２４を形成する工程、ＳｉＯ₂膜パターン２２をマスクとして、ＫＯＨを含む溶液で被エッチング領域のエッチングを行い、ＳｉＯ₂膜パターン直下に、Ｓｉ膜由来のファセット面を有する成長用マスク前駆体２６を形成する工程、成長用マスク前駆体の表面に絶縁膜２８を形成して成長用マスク３０を作成する工程、及び露出したＲ面に選択エピ成長法で、成長用マスクで囲まれた領域を充填して、成長用マスクの高さよりも厚い単結晶Ｓｉ層４１を平坦に成長させる工程を備える。 （もっと読む）

【課題】ＭＯＳトランジスタなどの電子デバイスを形成する方法であって、比較的安価で時間のかからない処理技術の提供。
【解決手段】基板１０上に複数の半導体アイランド３１，３５を形成するステップと、半導体アイランドの第１のサブセット３１上に或いはそれよりも上側に第１の誘電体層６０を印刷するとともに、随意的に半導体アイランドの第２のサブセット３５上に或いはそれよりも上側に第２の誘電体層６５を印刷する。第１の誘電体層６０は第１のドーパントを含み、（随意の）第２の誘電体層６５は第１のドーパントとは異なる第２のドーパントを含む。誘電体層６０，６５、半導体アイランド３１，３５及び基板１０は、第１のドーパントを半導体アイランドの第１のサブセット３１中へ拡散させ、且つ存在する場合には第２のドーパントを半導体アイランドの第２のサブセット３５中へ拡散させるように十分にアニールされる。 （もっと読む）

【課題】微細パターンの形成工程におけるＣＭＰ時に生じる不均一性を最小化し、５０ｎｍ以下の微細パターンを安定的に形成可能な半導体素子の製造方法を提供すること。
【解決手段】被エッチング層（２１）上に、第１ハードマスク、第１パッド層及び第２パッド層を積層してエッチングマスクパターンを形成するステップと、エッチングマスクパターンの両側壁に、第１パッド層と同じ物質からなるスペーサを形成するステップと、エッチングマスクパターン間を埋め込むまで、第１ハードマスクとは異なり、且つ、第２パッド層と同じ物質からなる第２ハードマスクを形成するステップと、第１パッド層が露出するまで、第２ハードマスクを平坦化させるステップと、第１パッド層及びスペーサを除去するステップと、残留する第１ハードマスク（２２Ａ）及び第２ハードマスク（２７Ｂ）をエッチングバリアとして、被エッチング層をエッチングするステップとを含む。 （もっと読む）

【課題】信頼性を向上することができる、窒化物半導体発光素子と、窒化物半導体レーザ素子の製造方法と、を提供する。
【解決手段】光出射部にコート膜が形成されている窒化物半導体発光素子であって、光出射部は窒化物半導体からなり、光出射部に接するコート膜が光出射部側の酸窒化物膜と酸窒化物膜上の酸化物膜とからなる窒化物半導体発光素子である。また、共振器端面にコート膜が形成されている窒化物半導体レーザ素子を製造する方法であって、劈開により共振器端面を形成する工程と、共振器端面に共振器端面側の酸窒化物膜と酸窒化物膜上の酸化物膜とからなるコート膜を形成する工程と、を含む、窒化物半導体レーザ素子の製造方法である。 （もっと読む）

【課題】セル領域のウェットエッチングの際に、ゲートスペーサを構成する絶縁層の損傷を防止する半導体素子の製造方法を提供すること。
【解決手段】セル領域と周辺領域とが画定された半導体基板３１上にゲートラインを形成する工程と、前記ゲートラインの上に、シリコン酸化膜３５、シリコン窒化膜３６、及び非晶質カーボン層３７を順に積層してゲートスペーサ膜を形成する工程と、非晶質カーボン層３７上に、非晶質カーボン層３７とエッチング速度がほぼ同じ物質で感光膜パターン３８を形成する工程と、感光膜パターン３８をエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、３重構造のゲートスペーサ３５Ａ〜３７Ａを形成する工程と、前記周辺領域にイオン注入を行い、ソース／ドレイン領域１９を形成する工程と、感光膜パターン３８及び非晶質カーボン層３７をエッチングにより同時に除去する工程とを含む。 （もっと読む）

ドープされた窒化シリコン膜の低温堆積のための方法及び装置が開示される。改善には、低温処理のための均一な熱分配とプロセス化学薬品の均一な分配を与えるＣＶＤチャンバの機械的設計と、基板を加熱し、シリコン含有前駆物質を混合領域がアダプタリングと一つ以上のブロッカープレートによって画成された処理チャンバと排気システムへ流し、該アダプタリングと該排気システムの一部を加熱し、水素、ゲルマニウム、ホウ素、又は炭素含有前駆物質の一つ以上を該処理チャンバへ流すことによって、更に、所望により、窒素含有前駆物質を該処理チャンバへ流してもよいことによって、基板上にシリコンと窒素を含む少なくとも一つの層を堆積させる方法が含まれる。 （もっと読む）

【課題】低温で、高い耐エッチング性を有し、かつ有機膜に対して高いエッチング選択比を有する膜を形成可能な膜形成用材料、および該膜形成用材料を用いたパターン形成方法を提供する。
【解決手段】加水分解により水酸基を生成し得る金属化合物（Ｗ）が溶剤（Ｓ）に溶解しており、前記溶剤（Ｓ）が、前記金属化合物（Ｗ）と反応する官能基を有さない沸点１５５℃以上の溶剤（Ｓ１）を含有することを特徴とする膜形成用材料。基板と有機膜とを備えた積層体の前記有機膜上に形成されたパターンを、前記膜形成用材料を用いて被覆し、このパターンをマスクとして前記有機膜のエッチングを行うパターン形成方法。 （もっと読む）

【課題】 ゲート絶縁膜の信頼性を向上させる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板１０の主表面上にゲート酸化膜２０を介してフローティングゲート電極３０およびコントロールゲート電極５０を形成する工程と、フローティングゲート電極３０およびコントロールゲート電極５０をマスクとして半導体基板１０の主表面に不純物を注入することにより不純物領域１０Ｓ，１０Ｄを形成する工程と、フローティングゲート電極３０およびコントロールゲート電極５０の側壁を酸化してエッチングダメージを回復する工程とを備える。ゲート電極３０，５０の側壁を酸化する工程は、８５０℃以上９００℃以下程度のＨ₂Ｏ雰囲気において行なわれる。 （もっと読む）