ＳＴＩ構造を有する半導体素子及びその製造方法
【課題】トレンチ内に不純物ドーピング酸化膜ライナが形成されているＳＴＩ構造を有する半導体素子及びその製造方法を提供する。
【解決手段】活性領域１０２に接するようにトレンチの内壁を覆う側壁ライナ１３０と、側壁ライナ１３０上に形成された不純物ドーピング酸化膜ライナ１４０ａと、トレンチを埋め込むギャップフィル絶縁膜１５０とを備える半導体素子である。不純物ドーピング酸化膜ライナ１４０ａを形成するために、側壁ライナ１３０上に酸化膜ライナを形成した後、プラズマ雰囲気下で酸化膜ライナに不純物をドーピングする。
【解決手段】活性領域１０２に接するようにトレンチの内壁を覆う側壁ライナ１３０と、側壁ライナ１３０上に形成された不純物ドーピング酸化膜ライナ１４０ａと、トレンチを埋め込むギャップフィル絶縁膜１５０とを備える半導体素子である。不純物ドーピング酸化膜ライナ１４０ａを形成するために、側壁ライナ１３０上に酸化膜ライナを形成した後、プラズマ雰囲気下で酸化膜ライナに不純物をドーピングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子及びその製造方法に係り、特にトレンチ内に形成された窒化膜ライナを含むＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高まるにつれて、互いに隣接した素子を電気的に隔離させるための素子分離技術の重要性がさらに増大している。高集積半導体素子の製造工程で、素子分離技術としてＳＴＩ形成工程が広く採用されている。高集積化された半導体素子製造のための多様なスケーリング技術が開発され、ＣＭＯＳ素子フィーチャサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）が４５ｎｍまたはそれ以下に小さくなりつつ、素子分離のためのＳＴＩ構造を形成することにおいて困難さが加重している。
【０００３】
これまでＳＴＩを利用した多様な素子分離工程が提案された。そのうちの一例による通常の工程では、基板上に形成された窒化膜パターンをエッチングマスクとして利用し、前記基板にトレンチを形成し、前記トレンチ内に窒化膜ライナを形成した後、その上に絶縁物質を充填して素子分離膜を形成する。その後、前記基板上の窒化膜パターンを除去するためにウェットエッチング工程を行う。このとき、前記トレンチ上部のエッジ付近で露出されている窒化膜ライナも基板上面から所定深さほど消耗され、トレンチ上部のエッジ付近にデント（ｄｅｎｔ）が形成される場合が多く、これによって、素子特性を劣化させる多様な問題が引き起こされる。
【０００４】
前記トレンチ内でデント形成を引き起こす窒化膜ライナを形成しない場合にも、半導体素子製造工程に必要な洗浄工程または酸化膜エッチング工程を経つつ、前記トレンチの入口側エッジ近辺で、活性領域の側壁を露出させるリセスが形成されうる。このように、活性領域の側壁を露出させるリセスが形成された状態で半導体素子を製造する場合、前記活性領域での接合漏れ電流を増加させることによって、素子の電気的特性が劣化するという問題がある。
【特許文献１】韓国特許出願公開第２００４−５８９６５号公報
【特許文献２】韓国特許出願公開第２００５ー７８８９７号公報
【特許文献３】韓国特許出願公開第２００５−５２８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記の従来技術での問題点を解決しようとものであり、ＳＴＩ構造のうち、基板上面に隣接したトレンチの入口側エッジ部分で、活性領域の側壁を露出させるリセスが形成されることによって引き起こされる素子不良または電気的特性劣化を防止できる新しいＳＴＩ構造を有する半導体素子を提供することである。
【０００６】
本発明の他の目的は、ＳＴＩ構造を利用した素子分離工程を実行するにあたり、ＳＴＩ構造のうち基板上面に隣接したトレンチの入口側エッジ部分で、活性領域の側壁を露出させるリセスが形成されることを抑制できる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明による半導体素子は、活性領域を定義するために素子分離領域にトレンチが形成されている基板と、前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナと、前記トレンチ内で前記側壁ライナ上に形成された不純物ドーピング酸化膜ライナと、前記不純物ドーピング酸化膜ライナ上で、前記トレンチを埋め込むギャップフィル絶縁膜とを備える。
【０００８】
本発明の一例による半導体素子で、前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなりうる。
【０００９】
前記他の目的を達成するために、本発明による半導体素子の製造方法では、基板に活性領域を定義する素子分離用トレンチを形成する。前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナを形成する。前記トレンチ内で、前記側壁ライナ上に不純物ドーピング酸化膜ライナを形成する。前記不純物ドーピング酸化膜ライナ上に、前記トレンチを埋め込むギャップフィル絶縁膜を形成する。
【００１０】
本発明の一例による半導体素子の製造方法で、前記側壁ライナとしてＳｉＯＮライナを形成する場合、前記ＳｉＯＮライナを形成するために、前記トレンチの内壁で露出される前記基板の表面を窒化させ、窒化された表面を形成する段階と、前記トレンチの内壁で露出される前記窒化された表面を酸化させる段階とを含むことができる。
【００１１】
本発明の他の例による半導体素子の製造方法で、前記不純物ドーピング酸化膜ライナを形成する段階は、前記側壁ライナ上に酸化膜ライナを形成する段階と、前記酸化膜ライナを、Ｎ２ガスを含む雰囲気下でプラズマ処理する段階とを含むことができる。
【００１２】
本発明のさらに他の例による半導体素子の製造方法で、前記酸化膜ライナが形成された後、前記酸化膜ライナを酸化ガス雰囲気に露出させ、前記酸化膜ライナを稠密化させる段階をさらに含むことができる。
【００１３】
本発明のさらに他の例による半導体素子の製造方法で、前記不純物ドーピング酸化膜ライナが形成された後、前記不純物ドーピング酸化膜ライナを酸化ガス雰囲気に露出させ、前記不純物ドーピング酸化膜ライナを稠密化させる段階をさらに含むことができる。
【発明の効果】
【００１４】
本発明による半導体素子は、トレンチ内に不純物ドーピング酸化膜ライナが形成されたＳＴＩ構造を有する。前記不純物ドーピング酸化膜ライナは、酸化膜除去のためのエッチング液または洗浄液に対して優秀なエッチング耐性を提供する。従って、前記ＳＴＩ構造が形成された後、半導体素子製造工程、例えばトランジスタ形成のためのゲート及びソース／ドレイン形成のための一連の工程を経つつ、多数の洗浄及びエッチング工程に露出されても、前記不純物ドーピング酸化膜のエッチング耐性によって、トレンチの入口側エッジ付近での素子分離膜が消耗することが抑制され、トレンチの入口側エッジ付近で活性領域の側壁を露出させるリセスが形成される心配がない。従って、本発明によれば、ＳＴＩ構造で、トレンチの入口側エッジ部分のリセスによる素子不良または電気的特性劣化を効果的に防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の望ましい実施形態について、添付図面を参照しつつ詳細に説明する。以下で説明する本発明の実施形態はさまざまな異なる形態に変形され、本発明の範囲が後述の実施形態によって限定されるものと解釈されることがあってはならない。本発明の実施形態は、当業界で当業者に本発明についてさらに完全に説明するために提供されるものである。従って、図面での要素の形状は、さらに明確な説明を強調するために誇張され、図面上で同じ符号で表示された要素は、同じ要素を意味する。
【００１６】
図１Ａないし図１Ｊは、本発明の望ましい実施形態による半導体素子の製造方法について説明するために、工程順序によって図示した断面図である。
【００１７】
図１Ａを参照すれば、半導体基板１００、例えばシリコン基板の上面に、パッド酸化膜及び窒化膜を順に形成する。例えば、前記パッド酸化膜は、熱酸化工程を利用し、約５０〜１５０Åの厚さに形成できる。そして、前記窒化膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用し、約１，２００〜１，６００Åの厚さに形成されたシリコン窒化膜からなりうる。その後、前記窒化膜及びパッド酸化膜をフォトリソグラフィ工程によってパターニングし、前記半導体基板１００の素子分離領域を露出させるパッド酸化膜パターン１１０及び窒化膜パターン１１４を形成する。
【００１８】
その後、前記パッド酸化膜パターン１１０及び窒化膜パターン１１４をエッチングマスクとして使用し、露出された半導体基板１００を所定深さほどドライエッチングし、前記半導体基板１００に活性領域１０２を定義するトレンチ１２０を形成する。前記トレンチ１２０は、約２５０〜３５０ｎｍの深さを有するように形成されうる。
【００１９】
図１Ｂを参照すれば、前記窒化膜パターン１１４の側壁が前記トレンチ１２０の入口を覆わないように、前記窒化膜パターン１１４を等方性エッチング工程によって所定厚さほど除去するために、前記窒化膜パターン１１４のプルバック（ｐｕｌｌ ｂａｃｋ）工程を行う。前記プルバック工程を行うために、前記窒化膜パターン１１４に対してリン酸溶液を利用したストリップ工程を行うことができる。前記プルバック工程によって、前記窒化膜パターン１１４の側壁エッジ（ｅｄｇｅ）が前記トレンチ１２０の入口から所定距離ｄ１ほど離隔されうる。
【００２０】
図１Ｃを参照すれば、前記トレンチ１２０の内壁に、側壁ライナ１３０を形成する。前記側壁ライナ１３０は、前記活性領域１０２に接する状態で、前記トレンチ１２０の内壁を覆うように形成される。前記側壁ライナ１３０は、例えばＳｉＯＮからなりうる。しかし、本発明はこれに限定されるものではなく、本発明の思想の範囲内で酸化膜、窒化膜など多種の絶縁膜からなりうる。
【００２１】
前記側壁ライナ１３０をＳｉＯＮで形成する場合、前記側壁ライナ１３０、すなわちＳｉＯＮライナを形成するために、例えば前記トレンチ１２０の内壁で露出されるシリコン基板表面をＮＨ３ガス雰囲気で窒化させた後、連続してＯ２ガス雰囲気で酸化させる工程を利用できる。前記ＳｉＯＮライナは、前記トレンチ１２０の内壁で露出されるシリコン基板表面の一部が窒化及び酸化されつつ形成される。前記側壁ライナ１３０は、例えば約１〜１０ｎｍの厚さに形成されうる。
【００２２】
前記側壁ライナ１３０を形成することによって、前記トレンチ１２０を形成するためのドライエッチング最中に損傷された前記半導体基板１００の表面が硬化（ｃｕｒｉｎｇ）され、損傷された基板によって引き起こされうる漏れ電流発生を防止できる。また、前記側壁ライナ１３０の厚さが増大するにつれて、前記トレンチ１２０のコーナー部分が面取り（ｒｏｕｎｄｉｎｇ）されうる。
【００２３】
図１Ｄを参照すれば、前記側壁ライナ１３０上に酸化膜ライナ１４０を形成する。前記酸化膜ライナ１４０は、シリコン酸化膜からなりうる。前記酸化膜ライナ１４０を形成するために、例えば約６００〜８００℃の工程温度下で行うＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）蒸着工程を行うことができる。前記酸化膜ライナ１４０は、約５〜２０ｎｍの厚さに形成されうる。
【００２４】
図１Ｅを参照すれば、前記酸化膜ライナ１４０を約８００〜１，０００℃の温度下で、酸化ガス１４２雰囲気、例えばＯ２ガス雰囲気に露出させ、前記酸化膜ライナ１４０を稠密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させる。
【００２５】
図１Ｅを参照して説明する前記酸化ガス１４２を利用した酸化膜ライナ１４０の稠密化工程は、本発明を実施するための必須工程ではなく、場合によって省略可能である。
【００２６】
図１Ｆを参照すれば、前記酸化膜ライナ１４０に不純物１４４をドーピングし、不純物ドーピング酸化膜ライナ１４０ａを形成する。
【００２７】
前記不純物ドーピング酸化膜ライナ１４０ａは、酸化膜除去用エッチング液または洗浄液に対してすぐれたエッチング耐性を提供する。従って、前記トレンチ１２０内に形成されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が後続工程で多様な洗浄工程を経ることになっても、前記不純物ドーピング酸化膜ライナ１４０ａ及びこの不純物ドーピング酸化膜ライナ１４０ａが覆っている下部膜、すなわち前記側壁ライナ１３０がエッチング液または洗浄液によって消耗されることを防止できる。また、後続工程で、トレンチ１２０によって限定される半導体基板１００の活性領域にドーパントがイオン注入されてウェルが形成されたとき、前記ウェルからボロン（Ｂ）のようなドーパントが前記トレンチ１２０内の素子分離膜に広がることを、前記不純物ドーピング酸化膜ライナ１４０ａによって食い止めることができる。
【００２８】
前記不純物ドーピング酸化膜ライナ１４０ａを形成するために、例えば前記酸化膜ライナ１４０の露出された表面を窒素雰囲気下でプラズマ処理できる。この場合、前記酸化膜ライナ１４０の露出表面にＮ原子がドーピングされ、Ｎ−ドーピングにされた酸化膜からなる前記不純物ドーピング酸化膜ライナ１４０ａが得られる。
【００２９】
前記不純物ドーピング酸化膜ライナ１４０ａを形成するためのプラズマ処理は、例えばＮ２ガスを含む雰囲気下で約４００〜８００℃の温度で行われうる。前記プラズマ処理は、Ｎ２ガスのみからなる雰囲気、またはＮ２ガスと；Ｈ２、Ｏ２、Ｈｅ及びＡｒのうちから選択される少なくとも１つの添加ガスとが混合された混合ガス雰囲気下で行われうる。前記添加ガスの含まれた混合ガスを使用する場合、前記添加ガスは前記混合ガスの総量を基準に約５０体積％以内の範囲で選択される量で添加できる。本発明の特定の実施形態において、前記プラズマ処理時のＲＦパワーは、約４００〜１，２００Ｗの範囲内で選択されるように調節できるが、これは、制限的なものではなく、多様な工程条件によって最適のＲＦパワーを印加できる。場合によっては、リモートプラズマ（ｒｅｍｏｔｅ ｐｌａｓｍａ）方式を利用し、前記プラズマ処理工程を行うこともできる。または、前記ＲＦパワーと共に、約１００〜５００Ｗのバイアスパワー（ｂｉａｓ ｐｏｗｅｒ）を印加することもできる。
【００３０】
前記不純物ドーピング酸化膜ライナ１４０ａ内での不純物、例えばＮ原子の濃度は、約１Ｅ１４〜１Ｅ１６ｃｍ−３の範囲からまたは、１×１０１９ｃｍ−３〜１×１０１６ｃｍ−３から選択されうる。
【００３１】
前記と同じ方法で形成された前記不純物ドーピング酸化膜ライナ１４０ａは、酸化膜除去のためのエッチング液に露出されたとき、通常の酸化膜に比べてすぐれたエッチング耐性を提供する。
【００３２】
図示していないが、図１Ｆを参照しつつ説明した工程によって、前記不純物ドーピング酸化膜ライナ１４０ａが形成された後、前記不純物ドーピング酸化膜ライナ１４０ａを約８００〜１，０００℃の温度下で、図１Ｅを参照して説明したような酸化ガス１４２雰囲気に露出させ、前記不純物ドーピング酸化膜ライナ１４０ａを稠密化させる工程をさらに行うことができる。このように、前記不純物ドーピング酸化膜ライナ１４０ａを稠密化させることによって、前記不純物ドーピング酸化膜ライナ１４０ａの酸化膜エッチング液または洗浄液に対するエッチング耐性をさらに向上させることができる。
【００３３】
図１Ｇを参照すれば、前記トレンチ１２０内部が完全に充填されるように、前記不純物ドーピング酸化膜ライナ１４０ａ上に酸化膜を蒸着した後、熱処理して稠密化させ、前記窒化膜パターン１１４が露出されるまでＣＭＰまたはエッチバック工程を行って、前記トレンチ１２０内にギャップフィル絶縁膜１５０を形成する。前記酸化膜の稠密化のために、例えば約９００〜１，０５０℃の比較的高温下でＮ２雰囲気を維持しつつ約１時間アニーリングできる。または、前記酸化膜の稠密化のために、例えば約７００℃の比較的低温下でスチーム（ｓｔｅａｍ）雰囲気を維持しつつ約３０分間アニーリングした後、次に約９００〜１，０５０℃の比較的高温下で、Ｎ２雰囲気を維持しつつ約１時間アニーリングできる。
【００３４】
前記ギャップフィル絶縁膜１５０は、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜からなりうる。または、前記ギャップフィル絶縁膜１５０は、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、Ｏ３−ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ）のようなＣＶＤ酸化膜からなりうる。特に、前記Ｏ３−ＴＥＯＳ膜を形成する場合、ＳＡＣＶＤ（Ｓｅｍｉ−Ａｔｍｏｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用できる。
【００３５】
図１Ｈを参照すれば、前記窒化膜パターン１１４の上面に、酸化膜残留物が存在する可能性を排除するために、酸化膜を選択的に除去できるエッチング液を利用し、前記ギャップフィル絶縁膜１５０の形成された結果物を洗浄する。その結果、前記ギャップフィル絶縁膜１５０の上面レベルが前記窒化膜パターン１１４の上面レベルより低くなる。
【００３６】
図１Ｉを参照すれば、前記リン酸溶液を利用する湿式洗浄工程によって、前記トレンチ１２０形成時にエッチングマスクとして使われた前記窒化膜パターン１１４を除去する。
【００３７】
前記不純物ドーピング酸化膜ライナ１４０ａは、前記窒化膜パターン１１４除去用のエッチング液に対する耐性にすぐれるので、前記湿式洗浄工程によって、前記窒化膜パターン１１４が除去された後にも、前記不純物ドーピング酸化膜ライナ１４０ａのうち、前記窒化膜パターン１１４と前記ギャップフィル絶縁膜１５０との間にあった部分が除去されずに、前記ギャップフィル絶縁膜１５０の側壁を覆う状態として残るようになる。前記不純物ドーピング酸化膜ライナ１４０ａのうち、前記ギャップフィル絶縁膜１５０の側壁を覆う部分によって、前記トレンチ１２０の入口側エッジ部分が保護され、前記トレンチ１２０の入口側エッジ部分で、前記トレンチ１２０内に形成された素子分離用絶縁膜が洗浄液またはエッチング液によって消耗されることを防止できる。
【００３８】
もし図１Ｆを参照しつつ説明した工程での同じように、前記不純物ドーピング酸化膜ライナ１４０ａを形成せずに、酸化膜ライナ１４０上に前記ギャップフィル絶縁膜１５０を形成する場合には、前記窒化膜パターン１１４を除去した後、後続する通常の工程を進めれば、洗浄工程を反復的に経つつ、前記パッド酸化膜パターン１１０の除去と共に前記ギャップフィル絶縁膜１５０も一部除去されてその上面の高さが低くなりうる。特に、前記素子分離膜の形成のために、前記トレンチ１２０内に絶縁物質を蒸着した後で熱処理する間に発生する物理的ストレスによって、前記トレンチ１２０の内壁、すなわち前記トレンチ１２０によって限定される前記半導体基板１００の活性領域１０２のエッジ部分に近接した膜質の側壁ライナ１３０及び酸化膜ライナ１４０が物理的に劣化されうる。このように物理的に劣化された前記側壁ライナ１３０及び酸化膜ライナ１４０の上面が後続の多様な洗浄またはウェットエッチング工程に露出されつつ、それら側壁ライナ１３０及び酸化膜ライナ１４０の消耗量が増加し、トレンチ１２０の入口側エッジ部分では、前記ギャップフィル絶縁膜１５０の上面の高さより低いレベルまでリセス（ｒｅｃｅｓｓ）される現象が発生しうる。このように、前記側壁ライナ１３０及び酸化膜ライナ１４０の上面がリセスされている場合、後続工程で、前記トレンチ１２０によって限定される活性領域１０２上のソース／ドレイン領域（図示省略）に金属シリサイド膜を形成するとき、前記トレンチ１２０内のリセスを介して露出する活性領域１０２の側壁まで金属シリサイド膜が形成されて接合漏れ電流が増大するという問題が発生しうる。
【００３９】
本発明による半導体素子の製造方法によれば、図１Ｆを参照して説明した工程でのように、前記不純物ドーピング酸化膜ライナ１４０ａを含むＳＴＩ構造１７０を形成するので、後続工程で一連の洗浄工程または酸化膜除去のためのウェットエッチング工程を経るようになっても、前記トレンチ１２０の入口側エッジ部分、特に前記側壁ライナ１３０及び不純物ドーピング酸化膜ライナ１４０ａが洗浄液またはエッチング液によって消耗されることを抑制できる。従って、前記トレンチ１２０内で、その入口側エッジ部分に願わないリセスが形成されることを抑制することによって、半導体基板１００の活性領域１０２で接合漏れ電流が増大することを防止できる。
【００４０】
図１Ｊは、前記半導体基板１００の上面を覆っているパッド酸化膜パターン１１０を除去した後の結果物を図示したものである。
【００４１】
前記パッド酸化膜パターン１１０が除去された後、通常のトランジスタ形成工程によって、前記半導体基板１００の活性領域１０２にソース／ドレイン領域（図示せず）を形成し、ゲート絶縁膜（図示せず）及びゲート（図示せず）を形成する。このように、前記活性領域１０２にトランジスタ形成のための一連の工程を経つつ、複数回の酸化膜ウェットエッチングまたは洗浄工程が行われうる。このとき、前記半導体基板１００上に露出されたＳＴＩ構造１７０では、活性領域１０２のエッジ周囲で前記トレンチ１２０の入口側エッジ部分に、前記不純物ドーピング酸化膜ライナ１４０ａが形成されている。従って、図１Ｊに図示されているように、前記ギャップフィル絶縁膜１５０がその上面から所定厚さほど消耗され、前記不純物ドーピング酸化膜ライナ１４０ａが露出されても、前記不純物ドーピング酸化膜ライナ１４０ａが洗浄液または酸化膜エッチング液に対してすぐれた耐性を有しているので、前記不純物ドーピング酸化膜ライナ１４０ａ及び側壁ライナ１３０が消耗されることを抑制できる。従って、前記トレンチ１２０入口のエッジ近辺で、リセスが形成されることはない。
【００４２】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当分野で当業者によってさまざまな変形及び変更が可能である。
【産業上の利用可能性】
【００４３】
本発明のＳＴＩ構造を有する半導体素子及びその製造方法は、例えば、半導体関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｂ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｃ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｄ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｅ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｆ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｇ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｈ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｉ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｊ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【符号の説明】
【００４５】
１００ 半導体基板、
１０２ 活性領域、
１１０ パッド酸化膜パターン、
１１４ 窒化膜パターン、
１２０ トレンチ、
１３０ 側壁ライナ、
１４０ 酸化膜ライナ、
１４０ａ 不純物ドーピング酸化膜ライナ、
１４２ 酸化ガス、
１４４ 不純物、
１５０ ギャップフィル絶縁膜、
１７０ ＳＴＩ構造、
ｄ１ 所定距離。
【技術分野】
【０００１】
本発明は、半導体集積回路素子及びその製造方法に係り、特にトレンチ内に形成された窒化膜ライナを含むＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高まるにつれて、互いに隣接した素子を電気的に隔離させるための素子分離技術の重要性がさらに増大している。高集積半導体素子の製造工程で、素子分離技術としてＳＴＩ形成工程が広く採用されている。高集積化された半導体素子製造のための多様なスケーリング技術が開発され、ＣＭＯＳ素子フィーチャサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）が４５ｎｍまたはそれ以下に小さくなりつつ、素子分離のためのＳＴＩ構造を形成することにおいて困難さが加重している。
【０００３】
これまでＳＴＩを利用した多様な素子分離工程が提案された。そのうちの一例による通常の工程では、基板上に形成された窒化膜パターンをエッチングマスクとして利用し、前記基板にトレンチを形成し、前記トレンチ内に窒化膜ライナを形成した後、その上に絶縁物質を充填して素子分離膜を形成する。その後、前記基板上の窒化膜パターンを除去するためにウェットエッチング工程を行う。このとき、前記トレンチ上部のエッジ付近で露出されている窒化膜ライナも基板上面から所定深さほど消耗され、トレンチ上部のエッジ付近にデント（ｄｅｎｔ）が形成される場合が多く、これによって、素子特性を劣化させる多様な問題が引き起こされる。
【０００４】
前記トレンチ内でデント形成を引き起こす窒化膜ライナを形成しない場合にも、半導体素子製造工程に必要な洗浄工程または酸化膜エッチング工程を経つつ、前記トレンチの入口側エッジ近辺で、活性領域の側壁を露出させるリセスが形成されうる。このように、活性領域の側壁を露出させるリセスが形成された状態で半導体素子を製造する場合、前記活性領域での接合漏れ電流を増加させることによって、素子の電気的特性が劣化するという問題がある。
【特許文献１】韓国特許出願公開第２００４−５８９６５号公報
【特許文献２】韓国特許出願公開第２００５ー７８８９７号公報
【特許文献３】韓国特許出願公開第２００５−５２８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記の従来技術での問題点を解決しようとものであり、ＳＴＩ構造のうち、基板上面に隣接したトレンチの入口側エッジ部分で、活性領域の側壁を露出させるリセスが形成されることによって引き起こされる素子不良または電気的特性劣化を防止できる新しいＳＴＩ構造を有する半導体素子を提供することである。
【０００６】
本発明の他の目的は、ＳＴＩ構造を利用した素子分離工程を実行するにあたり、ＳＴＩ構造のうち基板上面に隣接したトレンチの入口側エッジ部分で、活性領域の側壁を露出させるリセスが形成されることを抑制できる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明による半導体素子は、活性領域を定義するために素子分離領域にトレンチが形成されている基板と、前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナと、前記トレンチ内で前記側壁ライナ上に形成された不純物ドーピング酸化膜ライナと、前記不純物ドーピング酸化膜ライナ上で、前記トレンチを埋め込むギャップフィル絶縁膜とを備える。
【０００８】
本発明の一例による半導体素子で、前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなりうる。
【０００９】
前記他の目的を達成するために、本発明による半導体素子の製造方法では、基板に活性領域を定義する素子分離用トレンチを形成する。前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナを形成する。前記トレンチ内で、前記側壁ライナ上に不純物ドーピング酸化膜ライナを形成する。前記不純物ドーピング酸化膜ライナ上に、前記トレンチを埋め込むギャップフィル絶縁膜を形成する。
【００１０】
本発明の一例による半導体素子の製造方法で、前記側壁ライナとしてＳｉＯＮライナを形成する場合、前記ＳｉＯＮライナを形成するために、前記トレンチの内壁で露出される前記基板の表面を窒化させ、窒化された表面を形成する段階と、前記トレンチの内壁で露出される前記窒化された表面を酸化させる段階とを含むことができる。
【００１１】
本発明の他の例による半導体素子の製造方法で、前記不純物ドーピング酸化膜ライナを形成する段階は、前記側壁ライナ上に酸化膜ライナを形成する段階と、前記酸化膜ライナを、Ｎ２ガスを含む雰囲気下でプラズマ処理する段階とを含むことができる。
【００１２】
本発明のさらに他の例による半導体素子の製造方法で、前記酸化膜ライナが形成された後、前記酸化膜ライナを酸化ガス雰囲気に露出させ、前記酸化膜ライナを稠密化させる段階をさらに含むことができる。
【００１３】
本発明のさらに他の例による半導体素子の製造方法で、前記不純物ドーピング酸化膜ライナが形成された後、前記不純物ドーピング酸化膜ライナを酸化ガス雰囲気に露出させ、前記不純物ドーピング酸化膜ライナを稠密化させる段階をさらに含むことができる。
【発明の効果】
【００１４】
本発明による半導体素子は、トレンチ内に不純物ドーピング酸化膜ライナが形成されたＳＴＩ構造を有する。前記不純物ドーピング酸化膜ライナは、酸化膜除去のためのエッチング液または洗浄液に対して優秀なエッチング耐性を提供する。従って、前記ＳＴＩ構造が形成された後、半導体素子製造工程、例えばトランジスタ形成のためのゲート及びソース／ドレイン形成のための一連の工程を経つつ、多数の洗浄及びエッチング工程に露出されても、前記不純物ドーピング酸化膜のエッチング耐性によって、トレンチの入口側エッジ付近での素子分離膜が消耗することが抑制され、トレンチの入口側エッジ付近で活性領域の側壁を露出させるリセスが形成される心配がない。従って、本発明によれば、ＳＴＩ構造で、トレンチの入口側エッジ部分のリセスによる素子不良または電気的特性劣化を効果的に防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の望ましい実施形態について、添付図面を参照しつつ詳細に説明する。以下で説明する本発明の実施形態はさまざまな異なる形態に変形され、本発明の範囲が後述の実施形態によって限定されるものと解釈されることがあってはならない。本発明の実施形態は、当業界で当業者に本発明についてさらに完全に説明するために提供されるものである。従って、図面での要素の形状は、さらに明確な説明を強調するために誇張され、図面上で同じ符号で表示された要素は、同じ要素を意味する。
【００１６】
図１Ａないし図１Ｊは、本発明の望ましい実施形態による半導体素子の製造方法について説明するために、工程順序によって図示した断面図である。
【００１７】
図１Ａを参照すれば、半導体基板１００、例えばシリコン基板の上面に、パッド酸化膜及び窒化膜を順に形成する。例えば、前記パッド酸化膜は、熱酸化工程を利用し、約５０〜１５０Åの厚さに形成できる。そして、前記窒化膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用し、約１，２００〜１，６００Åの厚さに形成されたシリコン窒化膜からなりうる。その後、前記窒化膜及びパッド酸化膜をフォトリソグラフィ工程によってパターニングし、前記半導体基板１００の素子分離領域を露出させるパッド酸化膜パターン１１０及び窒化膜パターン１１４を形成する。
【００１８】
その後、前記パッド酸化膜パターン１１０及び窒化膜パターン１１４をエッチングマスクとして使用し、露出された半導体基板１００を所定深さほどドライエッチングし、前記半導体基板１００に活性領域１０２を定義するトレンチ１２０を形成する。前記トレンチ１２０は、約２５０〜３５０ｎｍの深さを有するように形成されうる。
【００１９】
図１Ｂを参照すれば、前記窒化膜パターン１１４の側壁が前記トレンチ１２０の入口を覆わないように、前記窒化膜パターン１１４を等方性エッチング工程によって所定厚さほど除去するために、前記窒化膜パターン１１４のプルバック（ｐｕｌｌ ｂａｃｋ）工程を行う。前記プルバック工程を行うために、前記窒化膜パターン１１４に対してリン酸溶液を利用したストリップ工程を行うことができる。前記プルバック工程によって、前記窒化膜パターン１１４の側壁エッジ（ｅｄｇｅ）が前記トレンチ１２０の入口から所定距離ｄ１ほど離隔されうる。
【００２０】
図１Ｃを参照すれば、前記トレンチ１２０の内壁に、側壁ライナ１３０を形成する。前記側壁ライナ１３０は、前記活性領域１０２に接する状態で、前記トレンチ１２０の内壁を覆うように形成される。前記側壁ライナ１３０は、例えばＳｉＯＮからなりうる。しかし、本発明はこれに限定されるものではなく、本発明の思想の範囲内で酸化膜、窒化膜など多種の絶縁膜からなりうる。
【００２１】
前記側壁ライナ１３０をＳｉＯＮで形成する場合、前記側壁ライナ１３０、すなわちＳｉＯＮライナを形成するために、例えば前記トレンチ１２０の内壁で露出されるシリコン基板表面をＮＨ３ガス雰囲気で窒化させた後、連続してＯ２ガス雰囲気で酸化させる工程を利用できる。前記ＳｉＯＮライナは、前記トレンチ１２０の内壁で露出されるシリコン基板表面の一部が窒化及び酸化されつつ形成される。前記側壁ライナ１３０は、例えば約１〜１０ｎｍの厚さに形成されうる。
【００２２】
前記側壁ライナ１３０を形成することによって、前記トレンチ１２０を形成するためのドライエッチング最中に損傷された前記半導体基板１００の表面が硬化（ｃｕｒｉｎｇ）され、損傷された基板によって引き起こされうる漏れ電流発生を防止できる。また、前記側壁ライナ１３０の厚さが増大するにつれて、前記トレンチ１２０のコーナー部分が面取り（ｒｏｕｎｄｉｎｇ）されうる。
【００２３】
図１Ｄを参照すれば、前記側壁ライナ１３０上に酸化膜ライナ１４０を形成する。前記酸化膜ライナ１４０は、シリコン酸化膜からなりうる。前記酸化膜ライナ１４０を形成するために、例えば約６００〜８００℃の工程温度下で行うＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）蒸着工程を行うことができる。前記酸化膜ライナ１４０は、約５〜２０ｎｍの厚さに形成されうる。
【００２４】
図１Ｅを参照すれば、前記酸化膜ライナ１４０を約８００〜１，０００℃の温度下で、酸化ガス１４２雰囲気、例えばＯ２ガス雰囲気に露出させ、前記酸化膜ライナ１４０を稠密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させる。
【００２５】
図１Ｅを参照して説明する前記酸化ガス１４２を利用した酸化膜ライナ１４０の稠密化工程は、本発明を実施するための必須工程ではなく、場合によって省略可能である。
【００２６】
図１Ｆを参照すれば、前記酸化膜ライナ１４０に不純物１４４をドーピングし、不純物ドーピング酸化膜ライナ１４０ａを形成する。
【００２７】
前記不純物ドーピング酸化膜ライナ１４０ａは、酸化膜除去用エッチング液または洗浄液に対してすぐれたエッチング耐性を提供する。従って、前記トレンチ１２０内に形成されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が後続工程で多様な洗浄工程を経ることになっても、前記不純物ドーピング酸化膜ライナ１４０ａ及びこの不純物ドーピング酸化膜ライナ１４０ａが覆っている下部膜、すなわち前記側壁ライナ１３０がエッチング液または洗浄液によって消耗されることを防止できる。また、後続工程で、トレンチ１２０によって限定される半導体基板１００の活性領域にドーパントがイオン注入されてウェルが形成されたとき、前記ウェルからボロン（Ｂ）のようなドーパントが前記トレンチ１２０内の素子分離膜に広がることを、前記不純物ドーピング酸化膜ライナ１４０ａによって食い止めることができる。
【００２８】
前記不純物ドーピング酸化膜ライナ１４０ａを形成するために、例えば前記酸化膜ライナ１４０の露出された表面を窒素雰囲気下でプラズマ処理できる。この場合、前記酸化膜ライナ１４０の露出表面にＮ原子がドーピングされ、Ｎ−ドーピングにされた酸化膜からなる前記不純物ドーピング酸化膜ライナ１４０ａが得られる。
【００２９】
前記不純物ドーピング酸化膜ライナ１４０ａを形成するためのプラズマ処理は、例えばＮ２ガスを含む雰囲気下で約４００〜８００℃の温度で行われうる。前記プラズマ処理は、Ｎ２ガスのみからなる雰囲気、またはＮ２ガスと；Ｈ２、Ｏ２、Ｈｅ及びＡｒのうちから選択される少なくとも１つの添加ガスとが混合された混合ガス雰囲気下で行われうる。前記添加ガスの含まれた混合ガスを使用する場合、前記添加ガスは前記混合ガスの総量を基準に約５０体積％以内の範囲で選択される量で添加できる。本発明の特定の実施形態において、前記プラズマ処理時のＲＦパワーは、約４００〜１，２００Ｗの範囲内で選択されるように調節できるが、これは、制限的なものではなく、多様な工程条件によって最適のＲＦパワーを印加できる。場合によっては、リモートプラズマ（ｒｅｍｏｔｅ ｐｌａｓｍａ）方式を利用し、前記プラズマ処理工程を行うこともできる。または、前記ＲＦパワーと共に、約１００〜５００Ｗのバイアスパワー（ｂｉａｓ ｐｏｗｅｒ）を印加することもできる。
【００３０】
前記不純物ドーピング酸化膜ライナ１４０ａ内での不純物、例えばＮ原子の濃度は、約１Ｅ１４〜１Ｅ１６ｃｍ−３の範囲からまたは、１×１０１９ｃｍ−３〜１×１０１６ｃｍ−３から選択されうる。
【００３１】
前記と同じ方法で形成された前記不純物ドーピング酸化膜ライナ１４０ａは、酸化膜除去のためのエッチング液に露出されたとき、通常の酸化膜に比べてすぐれたエッチング耐性を提供する。
【００３２】
図示していないが、図１Ｆを参照しつつ説明した工程によって、前記不純物ドーピング酸化膜ライナ１４０ａが形成された後、前記不純物ドーピング酸化膜ライナ１４０ａを約８００〜１，０００℃の温度下で、図１Ｅを参照して説明したような酸化ガス１４２雰囲気に露出させ、前記不純物ドーピング酸化膜ライナ１４０ａを稠密化させる工程をさらに行うことができる。このように、前記不純物ドーピング酸化膜ライナ１４０ａを稠密化させることによって、前記不純物ドーピング酸化膜ライナ１４０ａの酸化膜エッチング液または洗浄液に対するエッチング耐性をさらに向上させることができる。
【００３３】
図１Ｇを参照すれば、前記トレンチ１２０内部が完全に充填されるように、前記不純物ドーピング酸化膜ライナ１４０ａ上に酸化膜を蒸着した後、熱処理して稠密化させ、前記窒化膜パターン１１４が露出されるまでＣＭＰまたはエッチバック工程を行って、前記トレンチ１２０内にギャップフィル絶縁膜１５０を形成する。前記酸化膜の稠密化のために、例えば約９００〜１，０５０℃の比較的高温下でＮ２雰囲気を維持しつつ約１時間アニーリングできる。または、前記酸化膜の稠密化のために、例えば約７００℃の比較的低温下でスチーム（ｓｔｅａｍ）雰囲気を維持しつつ約３０分間アニーリングした後、次に約９００〜１，０５０℃の比較的高温下で、Ｎ２雰囲気を維持しつつ約１時間アニーリングできる。
【００３４】
前記ギャップフィル絶縁膜１５０は、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜からなりうる。または、前記ギャップフィル絶縁膜１５０は、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、Ｏ３−ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ）のようなＣＶＤ酸化膜からなりうる。特に、前記Ｏ３−ＴＥＯＳ膜を形成する場合、ＳＡＣＶＤ（Ｓｅｍｉ−Ａｔｍｏｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用できる。
【００３５】
図１Ｈを参照すれば、前記窒化膜パターン１１４の上面に、酸化膜残留物が存在する可能性を排除するために、酸化膜を選択的に除去できるエッチング液を利用し、前記ギャップフィル絶縁膜１５０の形成された結果物を洗浄する。その結果、前記ギャップフィル絶縁膜１５０の上面レベルが前記窒化膜パターン１１４の上面レベルより低くなる。
【００３６】
図１Ｉを参照すれば、前記リン酸溶液を利用する湿式洗浄工程によって、前記トレンチ１２０形成時にエッチングマスクとして使われた前記窒化膜パターン１１４を除去する。
【００３７】
前記不純物ドーピング酸化膜ライナ１４０ａは、前記窒化膜パターン１１４除去用のエッチング液に対する耐性にすぐれるので、前記湿式洗浄工程によって、前記窒化膜パターン１１４が除去された後にも、前記不純物ドーピング酸化膜ライナ１４０ａのうち、前記窒化膜パターン１１４と前記ギャップフィル絶縁膜１５０との間にあった部分が除去されずに、前記ギャップフィル絶縁膜１５０の側壁を覆う状態として残るようになる。前記不純物ドーピング酸化膜ライナ１４０ａのうち、前記ギャップフィル絶縁膜１５０の側壁を覆う部分によって、前記トレンチ１２０の入口側エッジ部分が保護され、前記トレンチ１２０の入口側エッジ部分で、前記トレンチ１２０内に形成された素子分離用絶縁膜が洗浄液またはエッチング液によって消耗されることを防止できる。
【００３８】
もし図１Ｆを参照しつつ説明した工程での同じように、前記不純物ドーピング酸化膜ライナ１４０ａを形成せずに、酸化膜ライナ１４０上に前記ギャップフィル絶縁膜１５０を形成する場合には、前記窒化膜パターン１１４を除去した後、後続する通常の工程を進めれば、洗浄工程を反復的に経つつ、前記パッド酸化膜パターン１１０の除去と共に前記ギャップフィル絶縁膜１５０も一部除去されてその上面の高さが低くなりうる。特に、前記素子分離膜の形成のために、前記トレンチ１２０内に絶縁物質を蒸着した後で熱処理する間に発生する物理的ストレスによって、前記トレンチ１２０の内壁、すなわち前記トレンチ１２０によって限定される前記半導体基板１００の活性領域１０２のエッジ部分に近接した膜質の側壁ライナ１３０及び酸化膜ライナ１４０が物理的に劣化されうる。このように物理的に劣化された前記側壁ライナ１３０及び酸化膜ライナ１４０の上面が後続の多様な洗浄またはウェットエッチング工程に露出されつつ、それら側壁ライナ１３０及び酸化膜ライナ１４０の消耗量が増加し、トレンチ１２０の入口側エッジ部分では、前記ギャップフィル絶縁膜１５０の上面の高さより低いレベルまでリセス（ｒｅｃｅｓｓ）される現象が発生しうる。このように、前記側壁ライナ１３０及び酸化膜ライナ１４０の上面がリセスされている場合、後続工程で、前記トレンチ１２０によって限定される活性領域１０２上のソース／ドレイン領域（図示省略）に金属シリサイド膜を形成するとき、前記トレンチ１２０内のリセスを介して露出する活性領域１０２の側壁まで金属シリサイド膜が形成されて接合漏れ電流が増大するという問題が発生しうる。
【００３９】
本発明による半導体素子の製造方法によれば、図１Ｆを参照して説明した工程でのように、前記不純物ドーピング酸化膜ライナ１４０ａを含むＳＴＩ構造１７０を形成するので、後続工程で一連の洗浄工程または酸化膜除去のためのウェットエッチング工程を経るようになっても、前記トレンチ１２０の入口側エッジ部分、特に前記側壁ライナ１３０及び不純物ドーピング酸化膜ライナ１４０ａが洗浄液またはエッチング液によって消耗されることを抑制できる。従って、前記トレンチ１２０内で、その入口側エッジ部分に願わないリセスが形成されることを抑制することによって、半導体基板１００の活性領域１０２で接合漏れ電流が増大することを防止できる。
【００４０】
図１Ｊは、前記半導体基板１００の上面を覆っているパッド酸化膜パターン１１０を除去した後の結果物を図示したものである。
【００４１】
前記パッド酸化膜パターン１１０が除去された後、通常のトランジスタ形成工程によって、前記半導体基板１００の活性領域１０２にソース／ドレイン領域（図示せず）を形成し、ゲート絶縁膜（図示せず）及びゲート（図示せず）を形成する。このように、前記活性領域１０２にトランジスタ形成のための一連の工程を経つつ、複数回の酸化膜ウェットエッチングまたは洗浄工程が行われうる。このとき、前記半導体基板１００上に露出されたＳＴＩ構造１７０では、活性領域１０２のエッジ周囲で前記トレンチ１２０の入口側エッジ部分に、前記不純物ドーピング酸化膜ライナ１４０ａが形成されている。従って、図１Ｊに図示されているように、前記ギャップフィル絶縁膜１５０がその上面から所定厚さほど消耗され、前記不純物ドーピング酸化膜ライナ１４０ａが露出されても、前記不純物ドーピング酸化膜ライナ１４０ａが洗浄液または酸化膜エッチング液に対してすぐれた耐性を有しているので、前記不純物ドーピング酸化膜ライナ１４０ａ及び側壁ライナ１３０が消耗されることを抑制できる。従って、前記トレンチ１２０入口のエッジ近辺で、リセスが形成されることはない。
【００４２】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当分野で当業者によってさまざまな変形及び変更が可能である。
【産業上の利用可能性】
【００４３】
本発明のＳＴＩ構造を有する半導体素子及びその製造方法は、例えば、半導体関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｂ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｃ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｄ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｅ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｆ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｇ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｈ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｉ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【図１Ｊ】本発明の望ましい実施形態による半導体素子の製造方法について説明するために工程順序によって図示した断面図である。
【符号の説明】
【００４５】
１００ 半導体基板、
１０２ 活性領域、
１１０ パッド酸化膜パターン、
１１４ 窒化膜パターン、
１２０ トレンチ、
１３０ 側壁ライナ、
１４０ 酸化膜ライナ、
１４０ａ 不純物ドーピング酸化膜ライナ、
１４２ 酸化ガス、
１４４ 不純物、
１５０ ギャップフィル絶縁膜、
１７０ ＳＴＩ構造、
ｄ１ 所定距離。
【特許請求の範囲】
【請求項１】
活性領域を定義するために素子分離領域にトレンチが形成されている基板と、
前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナと、
前記トレンチ内で前記側壁ライナ上に形成された不純物ドーピング酸化膜ライナと、
前記不純物ドーピング酸化膜ライナ上で、前記トレンチを埋め込むギャップフィル絶縁膜と、
を備えることを特徴とする半導体素子。
【請求項２】
前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記不純物ドーピング酸化膜ライナで、前記Ｎ原子のドーピング濃度は、１Ｅ１４〜１Ｅ１６ｃｍ−３であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記側壁ライナは、ＳｉＯＮからなることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記側壁ライナは、１〜１０ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記不純物ドーピング酸化膜ライナは、５〜２０ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項７】
基板に活性領域を定義する素子分離用トレンチを形成する段階と、
前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナを形成する段階と、
前記トレンチ内で前記側壁ライナ上に不純物ドーピング酸化膜ライナを形成する段階と、
前記不純物ドーピング酸化膜ライナ上に、前記トレンチを埋め込むギャップフィル絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記側壁ライナは、ＳｉＯＮからなることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記側壁ライナを形成する段階は、
前記トレンチの内壁で露出される前記基板の表面を窒化させ、窒化された表面を形成する段階と、
前記トレンチの内壁で露出される前記窒化された表面を酸化させてＳｉＯＮライナを形成する段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記Ｎ原子がドーピングされている酸化膜でＮ原子のドーピング濃度は、１Ｅ１４〜１Ｅ１６ｃｍ−３であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記不純物ドーピング酸化膜ライナを形成する段階は、
前記側壁ライナ上に酸化膜ライナを形成する段階と、
前記酸化膜ライナを、Ｎ２ガスを含む雰囲気下でプラズマ処理する段階と、
を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記Ｎ２ガスを含む雰囲気は、Ｎ２ガスのみを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記Ｎ２ガスを含む雰囲気は、Ｎ２ガスと；Ｈ２、Ｏ２、Ｈｅ及びＡｒのうちから選択される少なくとも１つの添加ガスとが混合された混合ガスを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記プラズマ処理は、４００〜８００℃の温度で行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記酸化膜ライナは、６００〜８００℃の工程温度下で、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）蒸着工程によって形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記酸化膜ライナは、シリコン酸化膜からなることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１８】
前記酸化膜ライナが形成された後、前記酸化膜ライナを酸化ガス雰囲気に露出させ、前記酸化膜ライナを稠密化させる段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１９】
前記酸化膜ライナを稠密化させる段階は、８００〜１，０００℃の温度下で行われることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記不純物ドーピング酸化膜ライナが形成された後、前記不純物ドーピング酸化膜ライナを酸化ガス雰囲気に露出させ、前記不純物ドーピング酸化膜ライナを稠密化させる段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項２１】
前記不純物ドーピング酸化膜ライナを稠密化させる段階は、８００〜１，０００℃の温度下で行われることを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記ギャップフィル絶縁膜は、ＳＡＣＶＤ（Ｓｅｍｉ−Ａｔｍｏｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によって形成されたＯ３−ＴＥＯＳ膜で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１】
活性領域を定義するために素子分離領域にトレンチが形成されている基板と、
前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナと、
前記トレンチ内で前記側壁ライナ上に形成された不純物ドーピング酸化膜ライナと、
前記不純物ドーピング酸化膜ライナ上で、前記トレンチを埋め込むギャップフィル絶縁膜と、
を備えることを特徴とする半導体素子。
【請求項２】
前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記不純物ドーピング酸化膜ライナで、前記Ｎ原子のドーピング濃度は、１Ｅ１４〜１Ｅ１６ｃｍ−３であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記側壁ライナは、ＳｉＯＮからなることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記側壁ライナは、１〜１０ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記不純物ドーピング酸化膜ライナは、５〜２０ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項７】
基板に活性領域を定義する素子分離用トレンチを形成する段階と、
前記活性領域に接するように、前記トレンチの内壁を覆う側壁ライナを形成する段階と、
前記トレンチ内で前記側壁ライナ上に不純物ドーピング酸化膜ライナを形成する段階と、
前記不純物ドーピング酸化膜ライナ上に、前記トレンチを埋め込むギャップフィル絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記側壁ライナは、ＳｉＯＮからなることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記側壁ライナを形成する段階は、
前記トレンチの内壁で露出される前記基板の表面を窒化させ、窒化された表面を形成する段階と、
前記トレンチの内壁で露出される前記窒化された表面を酸化させてＳｉＯＮライナを形成する段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記不純物ドーピング酸化膜ライナは、Ｎ原子がドーピングされている酸化膜からなることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記Ｎ原子がドーピングされている酸化膜でＮ原子のドーピング濃度は、１Ｅ１４〜１Ｅ１６ｃｍ−３であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記不純物ドーピング酸化膜ライナを形成する段階は、
前記側壁ライナ上に酸化膜ライナを形成する段階と、
前記酸化膜ライナを、Ｎ２ガスを含む雰囲気下でプラズマ処理する段階と、
を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記Ｎ２ガスを含む雰囲気は、Ｎ２ガスのみを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記Ｎ２ガスを含む雰囲気は、Ｎ２ガスと；Ｈ２、Ｏ２、Ｈｅ及びＡｒのうちから選択される少なくとも１つの添加ガスとが混合された混合ガスを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記プラズマ処理は、４００〜８００℃の温度で行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記酸化膜ライナは、６００〜８００℃の工程温度下で、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）蒸着工程によって形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記酸化膜ライナは、シリコン酸化膜からなることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１８】
前記酸化膜ライナが形成された後、前記酸化膜ライナを酸化ガス雰囲気に露出させ、前記酸化膜ライナを稠密化させる段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１９】
前記酸化膜ライナを稠密化させる段階は、８００〜１，０００℃の温度下で行われることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記不純物ドーピング酸化膜ライナが形成された後、前記不純物ドーピング酸化膜ライナを酸化ガス雰囲気に露出させ、前記不純物ドーピング酸化膜ライナを稠密化させる段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項２１】
前記不純物ドーピング酸化膜ライナを稠密化させる段階は、８００〜１，０００℃の温度下で行われることを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記ギャップフィル絶縁膜は、ＳＡＣＶＤ（Ｓｅｍｉ−Ａｔｍｏｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によって形成されたＯ３−ＴＥＯＳ膜で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【公開番号】特開２００９−２１５６９（Ｐ２００９−２１５６９Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−１４９３９６（Ｐ２００８−１４９３９６）
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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