【課題】 インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。
【解決手段】 回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。 （もっと読む）

【課題】複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を有する半導体装置を提供する。
【解決手段】半導体装置（１）は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセル（４０，４１，４２）であり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。 （もっと読む）

【課題】ＯＰＣによる補正処理時間の増大を招くことなく、光近接効果によるゲート長のばらつきを確実に抑制することができる半導体集積回路を提供する。
【解決手段】縦方向に延在するゲートＧを含む標準セルＣ１，Ｃ２，Ｃ３，…が、横方向に複数個配置されて、標準セル列を形成している。標準セル列が縦方向に複数列配置されて、標準セル群を構成している。各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを２個以上含む、末端配置標準セルＣｅが配置されている。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させる。
【解決手段】セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、互いに平行に配線され、論理セル１０、１１、１２を含むスタンダードセルに電流を供給する。上層ＶＤＤ配線３０および上層ＶＳＳ配線３１は、セルＶＤＤ配線２０およびセルＶＳＳ配線２１よりも上層に、それらに対して垂直に配線されている。上層ＶＤＤ配線３０は、セルＶＤＤ配線２０とスタックドビア４０によって接続され、上層ＶＳＳ配線３１は、セルＶＳＳ配線２１とスタックドビア４０によって接続されている。セルＶＤＤ配線２０は、上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１と重ならない領域の幅よりも幅が広い幅広部分を有する。 （もっと読む）

【課題】ＥＭＩノイズの発生源であるＬＳＩチップからのＥＭＩノイズを解析することができる電磁障害ノイズ解析方法を提供する。
【解決手段】ＬＳＩチップ内の回路が発生する電磁障害ノイズを解析するための回路シミュレーション方法において、電源線９と、接地線１０と、電源線９と接地線１０の間に接続されたＮＡＮＤ回路１１と、電源線９と接地線１０の間に接続されたデカップリング容量Cdと、電源線に挿入された抵抗Rとを含むＬＳＩチップ内の回路モデルを準備し、前記回路モデルを用いて、回路シミュレーションを実行して、前記電源線９に流れる電流を取得し、前記電流をフーリエ変換することにより、電流スペクトラムを取得する。 （もっと読む）

【課題】抵抗とキャパシタの接続に関する制限がなく、チップ面積を小さくすることができる半導体装置を得る。
【解決手段】半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、メタル配線層４には、ＭＩＭキャパシタ７の一方の電極が形成されており、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなすようにした。 （もっと読む）

【課題】高集積化に適した、ヒューズとアンチヒューズの組み合わせ配線構造を有する半導体装置を提供する。
【解決手段】半導体基板と、この半導体基板上に設けられたアンチヒューズと、このアンチヒューズを覆うように設けられた層間絶縁膜と、この層間絶縁膜を介して前記アンチヒューズの直上に設けられ、このアンチヒューズに並列に接続されたヒューズを有する半導体装置。 （もっと読む）

【課題】 集積回路のタイミング設計を解析する方法、システム及びコンピュータ・プログラムを提供すること。
【解決手段】 一実施形態によれば、集積回路のタイミング設計を解析する方法は、集積回路の初期静的タイミング解析を準備するステップと、初期静的タイミング解析に基づいて、静的タイミング・テスト・ポイントに対する静的タイミング・テストを選択するステップと、静的タイミング・テストのための静的タイミング・テスト・ポイントに導くタイミング・パス（２０、３０、５０）を選択するステップと、タイミング・パス（２０、３０、５０）に関する統合スラック・パス変動を、少なくとも１つの統計的独立パラメータの同時確率分布に基づいて決定するステップと、統合スラック・パス変動に基づいてタイミング設計を解析するステップとを含む。 （もっと読む）

【課題】半導体基板上において、少なくとも１つの機能性素子が構成される半導体集積回路装置において、機能性素子の直上側または直下側にダミー金属パターンを用いることなく、その剛性や電気的特性の劣化を抑制するとともに、前記機能性素子の性能を十分に発揮できるようにする。
【解決手段】半導体基板上において、少なくとも１つの機能性素子が構成された半導体集積回路装置において、前記機能性素子の上側及び下側の少なくとも一方において層間絶縁膜を介して形成されるとともに、その層間絶縁膜で分離されている金属配線同士を繋ぐ層間接続体の内側であって前記機能性素子の外側に位置する領域において、前記機能性素子を囲むようにしてダミー金属部を設ける。 （もっと読む）

【課題】外部デバイスを安定して効率良く駆動できる集積回路装置等の提供。
【解決手段】集積回路装置は、Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバのＮ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ１と、Ｐ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ２と、低電位側電源パッドＰＶＳＳ１と、出力パッドＰＤＮ１、ＰＤＰ１と、高電位側電源パッドＰＶＤＤ１を含む。電源パッドＰＶＳＳ１、出力パッドＰＤＮ１、ＰＤＰ１はＤ１方向に沿って配置される。プリドライバＰＲ１は、電源パッドＰＶＳＳ１及び出力パッドＰＤＮ１のＤ２方向側に配置され、プリドライバＰＲ２は、出力パッドＰＤＰ１及び電源パッドＰＶＤＤ１のＤ２方向側に配置される。 （もっと読む）

【課題】論理回路を構成するコアセルを備えた半導体装置の電源ノイズを低減する。
【解決手段】半導体基板の主面に設けられた論理回路を構成するコアセルＣＬの上方に、コアセルＣＬに対する電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および、コアセルＣＬに対する電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２を設ける。支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ１を構成する。 （もっと読む）

【課題】消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、検出回路から出力される検出信号の論理レベルが変化したときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。 （もっと読む）

【課題】本発明は、バイパスコンデンサ及びそれを備えた半導体集積回路に関し、Ｉ／Ｏセル領域の低ノイズ化を図ることができるバイパスコンデンサ及びそれを備えた半導体集積回路を提供することを目的とする。
【解決手段】バイパスコンデンサ１は、基板４５の外周のＩ／Ｏセル領域３に形成されたＩ／Ｏ容量部２１と、Ｉ／Ｏ容量部２１に電気的に接続されてＩ／Ｏセル領域３に囲まれたコア領域５の境界まで延びて形成され、層間絶縁膜を介して対向する一対の端子部３９とを備えたＩ／Ｏ容量セルａ１と、Ｉ／Ｏ容量セルａ１の一対の端子部３９に接続された一対の接続配線部４１と、一対の接続配線部４１に接続されてコア領域５に形成されたコア容量部３３とを備えたコア容量セルｂ１０と、コア容量セルｂ１０に接続されたコア容量セルｂ１１〜ｂ４２とを有している。 （もっと読む）

【課題】半導体チップの微細化・高集積化に好適なアライメントマークを有する半導体チップ及びその位置合わせ方法を提供することを目的とする。
【解決手段】半導体基板２上に、トランジスタ等の素子から成る集積回路３と、当該集積回路３と電気的に接続されたパッド電極４が形成されている。各集積回路３同士、あるいは集積回路３とパッド電極４とを電気的に接続する配線層５が形成されている。配線層５は、半導体基板２の各辺に対して傾斜した傾斜部６を有する。傾斜部６は、位置合わせの際に半導体チップ１の位置を認識するためのアライメントマークとして機能する。このような半導体チップ１は、例えば以下に示すようにして目的の位置に実装される。まず、半導体チップ１を保持し傾斜部６の位置を認識装置を用いて光学的に検出する。そして、当該検出結果に基づいて、半導体チップ１を目的の位置に合わせる。 （もっと読む）

【課題】高い製造歩留を可能とするアクティブモードでの基板バイアス技術を採用すると伴に、アクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減すること。
【解決手段】付加容量回路ＣＣ１の付加ＰＭＯＳＱｐ４、付加ＮＭＯＳＱｎ４は、ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳと同一製造プロセスで製造される。電源配線Ｖｄｄ＿ＭとＮウェルＮ＿Ｗｅｌｌとの間に付加ＰＭＯＳＱｐ４のゲート容量が接続され、接地配線Ｖｓｓ＿ＭとＰウェルＰ＿Ｗｅｌｌとの間に付加ＮＭＯＳＱｎ４のゲート容量が接続される。電源配線Ｖｄｄ＿Ｍのノイズはゲート容量Ｃｑｐ０４を介してＮウェルＮ＿Ｗｅｌｌに伝達され、接地配線Ｖｓｓ＿Ｍのノイズはゲート容量Ｃｑｎ０４を介してＰウェルＰ＿Ｗｅｌｌに伝達される。ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳのソース・ウェル間の基板バイアス電圧のノイズ変動が低減される。 （もっと読む）

【課題】ＬＳＩ特に多層メッシュ電源構造を有するＬＳＩにおいて電源ノイズを効率良く抑制する。
【解決手段】半導体装置１００は、第１の配線層と第２の配線層を備える。第１の配線装置において、第１の電位の電源電圧供給線が論理セルに沿って第１の配線方向に配置されている。第２の配線層は、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり第１の配線方向とは異なる第２の配線方向で配置されている。第１の配線層の上層に位置し、第２の配線層の複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線があり、この第２の電位の配線は、第１の電位の電源電圧供給線と重なる位置に配置されて、第１の電位の電源電圧供給線とで容量を形成する。 （もっと読む）

【課題】内部回路用電源パッドおよび内部回路用ＧＮＤパッドを内部回路領域上に形成する場合であっても充分に静電気放電から内部回路を保護することのできる技術を提供する。
【解決手段】まず、半導体チップのコア領域２に内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂを配置する。この内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に内部回路が形成されている。さらに、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間には、内部回路をサージ電流から保護する静電保護回路８が形成されている。この静電保護回路８は、サージ電流を流す放電回路８ａと放電回路８ａを制御するコントロール回路８ｂから構成される。ここで、本発明の特徴は、放電回路８ａをコア領域に配置し、コントロール回路８ｂをＩ／Ｏ領域３に配置している点にある。 （もっと読む）

【課題】製造コストの増加を抑制すると共に容量値のバラツキを少なくする。
【解決手段】１,２層目の電極膜厚Ｔ1,Ｔ2が、２００nmであって、３〜５層目の電極膜厚Ｔ3〜Ｔ5である３５０nmよりも薄い場合には、１,２層目の電極間距離Ｓ1,Ｓ2を、３〜５層目の電極間距離Ｓ3〜Ｓ5である２５０nmよりも短い１５０nmから２５０nmよりも長い２９０nmに調整して、１,２層目における総容量値の単位容量当たりのバラツキＦ1,Ｆ2と、３〜５層目における総容量値の単位容量当たりのバラツキＦ3〜Ｆ5とを、略同一にすることによって、全容量素子における積算容量値の単位容量当りのバラツキＦ_TOTALの値を５９.１％改善することができる。したがって、工程の追加をなくして製造コストの増加を抑制すると共に、容量値のバラツキを少なくすることができる。 （もっと読む）

【課題】立ち上がりエッジの信号遅延の遅延量及び立ち下がりエッジの信号遅延の遅延量を、各々、他方の遅延量に影響を与えることなく、独立に調整可能な遅延調整回路及び遅延調整方法を提供する。
【解決手段】信号伝播経路３０１〜３１０の経路中に、遅延調整回路３０３が挿入される。前記遅延調整回路３０３の内部には、Ｒｉｓｅ信号調整部３１６とＦａｌｌ信号調整部３１７とを備えている。前期遅延調整回路３０３に入力された信号は整形される。そして、前記Ｒｉｓｅ信号調整部３０６において、その整形信号のうちＲｉｓｅ信号のみについて遅延が調整され、その後に、前記Ｆａｌｌ信号調整部３０７において、Ｒｉｓｅ信号が調整された信号のＦａｌｌ信号についてのみ遅延が調整される。ここで、一方の信号に遅延量を与えて遅延を調整するときに他方の信号にはその遅延調整の影響が及ぶことが抑制される。 （もっと読む）

【課題】半導体集積回路における基板部分を複数のサイズを有するセルにメッシュ分割して得られる基板モデルを解析する基板モデル作成及び方法、並びに基板ノイズ解析装置及び方法を提供する。
【解決手段】異なるサイズを有するセルにメッシュ分割された基板モデルに対して、メッシュ分割の妥当性判定手段１９は、サイズが小さいほうの抵抗値と、サイズが大きいほうの抵抗値との比率である抵抗比により、サイズの異なるセルが相互に接合する部分で発生する低インピーダンスな電流経路（ショートカットパス）の影響の予測を行う。ショートカットパスの影響により所望の解析精度を満足できないと判定した場合には、メッシュ分割修正手段２０によりショートカットパスの影響が小さくなるようにメッシュ分割サイズの修正が行われる。 （もっと読む）