【課題】半導体集積回路のノイズが抑制可能で、設計期間が短縮可能な半導体集積回路の設計方法を提供する。
【解決手段】最低セル配置間隔決定部（配置禁止領域決定部）１３が個々のセルの単位時間当たりの平均動作回数及び使用電圧をもとに、セル間の最低セル配置間隔を個々のセルごとに決定して配置禁止領域を決定し、セル配置部１４が配置禁止領域にセルが配置されないように配置していくことで、ノイズを抑制可能な半導体集積回路の設計ができるとともに、ＴＡＴを短くでき、設計期間が短縮される。 （もっと読む）

【課題】 半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。
【解決手段】 トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。 （もっと読む）

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。 （もっと読む）

【課題】ＬＳＩチップ全体のレイアウトパターン設計が決定される前の段階で精度の高いダミーパターンの発生と被覆率の検証を行い、最終段階での検証による後戻りによって設計期間が長期化するのを防ぐための手法を提供する。
【解決手段】半導体集積回路のセルインスタンスごとにダミーパターンを含むレイアウトの被覆率を算出し、被覆率が基準値未満のとき前記セルインスタンスとそれの周辺のセルインスタンスとを結合した拡張セルインスタンスのレイアウトパターンを仮決定し、周辺セルインスタンスにダミーパターンを生成したレイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出し、算出された被覆率が基準値に達したらそれを拡張セルインスタンスのレイアウトパターンとして確定し、そのようにして得られる各セルインスタンスまた拡張セルインスタンスのレイアウトパターンを結合して最終のレイアウトを得るレイアウトパターン設計方法。 （もっと読む）

【課題】 レイアウトにおいて、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保する。
【解決手段】 特定の機能を実現する機能部を備える機能セルのライブラリ１１を用いて配置配線処理を行う半導体集積回路３０の設計方法であって、ライブラリ１１が、機能セルの一部または全部について、対応する機能セルの機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、半導体集積回路３０を構成する機能セルの内、キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、キャパシタ付機能セルの配置判定指標を求め、配置判定指標が所定のキャパシタ配置条件を満たす判定対象セルについて、対応するキャパシタ付機能セルを用いて配置配線処理を行う。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】アンチヒューズ構造体及びアレイを提供する。
【解決手段】基板内に第１拡散領域で形成されたビットラインと、ビットライン上に形成された絶縁層と、絶縁層上に形成されたワードラインと、を備えるアンチヒューズ構造体である。ビットラインの周辺部に形成された第２拡散領域をさらに備える。ビットラインは、第１ドーピング物質でドーピングされた領域であり、第２拡散領域は、第２ドーピング物質でドーピングされた領域である。ビットラインの両側部に形成された素子分離膜をさらに備える。 （もっと読む）

【課題】本発明の課題は、内部電位の変動を検知して現状動作に応じた共振点の動的変更を可能とする半導体集積回路することを目的とする。
【解決手段】上記課題は、半導体集積回路であって、所定処理を実行する回路と、電源インピーダンスを切り換える切換回路と、前記切替回路は、前記回路に印加される電位の変動に応じて、前記半導体集積回路の共振周波数が前記回路の動作周波数から離れるように前記電源インピーダンスを切り替える半導体集積回路により達成される。 （もっと読む）

【課題】アナログ機能ブロックの設計過程において、アナログレイアウトの観点からアナログ設計の効率改善を図ること。
【解決手段】設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。配線リスト形式３０１はモデルライブラリ３０４を用いて対応するシンボル図形形式レイアウト３０２に変換される。シンボル図形形式レイアウト３０２ではデバイス配置用のメッシュと配線配置用メッシュに整列してトランジスタや配線が配置される。シンボル図形形式レイアウト３０２の状態で編集された後、ＧＤＳ形式等のレイアウト３０３に変換して出力される。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】ヒューズ回路からのヒューズ切断情報の読み取りにて、プロセスばらつきによる影響を緩和できるようにする。
【解決手段】ヒューズＦ１と、その一端を読み出しノードＦＵに接続するスイッチ回路Ｔ２と、読み出しノードＦＵに電源電圧を供給するスイッチ回路Ｔ１と、読み出しノードＦＵに一端が接続された容量Ｃ１とを備え、ヒューズ切断情報の読み取りを行う際、スイッチ回路Ｔ２をオフ状態かつスイッチ回路Ｔ１をオン状態にして容量Ｃ１を電源電圧に充電後、スイッチ回路Ｔ２をオン状態かつスイッチ回路Ｔ１をオフ状態にして容量Ｃ１を電源として使用しヒューズ切断情報の読み取りを行うようにして、読み取り時における電流経路からスイッチ回路Ｔ１をはずし、プロセスばらつきによる影響を緩和できるようにする。 （もっと読む）

【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。
【解決手段】コンパイラブルメモリマクロ１は、最低限必要な複数の基本的機能を提供する一般ブロックＡ〜Ｅと、一般ブロックＡ〜Ｅの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるＶＳＳレベル昇圧回路１４とを備える。一般ブロックＡ〜Ｅは、予め決められた配置規則に従って配置されている。ＶＳＳレベル昇圧回路１４は、配置規則に従って一般ブロックＡ〜Ｅが配置された際に生じるデッドスペースＤＳに、配置されている。 （もっと読む）

【課題】配線層の変更のみでデカップリングキャパシタとアンテナダイオードの何れにも対応可能な補助用の集積回路素子を使用する集積回路のレイアウト方法を提供する。
【解決手段】Ｐ型基板２０内にＮ型拡散領域２２、Ｎ型ウエル２３内にＰ型拡散領域２５が形成され、このＮ型拡散領域２２とＰ型拡散領域２５上に絶縁層２６を介してそれぞれ交差するようにポリシリコン層２７，２８が形成された共通セルを予め配置しておく。デカップリングキャパシタとして使用する場合は、接地配線層２９Ｘを介してＮ型拡散層２２とポリシリコン層２８を接地領域２１に接続すると共に、電源配線層３１Ｘを介してＰ型拡散層２５とポリシリコン層２７を電源領域２４に接続する。また、アンテナダイオードとして使用するときは、最下層のメタル配線層３３を介してＮ導電型拡散層２２とＰ電型拡散層２５を集積回路の論理セルのゲート領域に接続する。 （もっと読む）

【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＮウェルを共有し、スタンダードセル列１２，１３がＰウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＮＭＯＳトランジスタ２１，２２，２３からＰウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＰウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】直流試験ではキャパシタやそれに接続される配線の切断によるキャパシタの予期しないオープンを検出できない。
【解決手段】半導体装置１００は、第１配線層Ｌ１、第２配線層Ｌ２と、第１配線層Ｌ１、第２配線層Ｌ２の間に設けられた絶縁層Ｌ３と、を有する。キャパシタ２は、第１配線層Ｌ１に形成された第１電極１０と、第１電極１０とオーバーラップするよう第２配線層Ｌ２に形成された第２電極１２と、を有する。第１電極１０には、２つの接続用配線１６ａ、１６ｂが接続され、第２電極１２にも２つの接続用配線１８ａ、１８ｂが接続される。接続用配線１６ａ、１６ｂの間は、実質的に第１電極１０を介してのみ直流的に低インピーダンスで接続される。同様に２つの接続用配線１８ａ、１８ｂ間は、実質的に第２電極１２を介してのみ直流的に低インピーダンスで接続される。 （もっと読む）

【課題】 複数の配線経路を探索できるようにして、その中から最適な配線経路を選択できるようにする。
【解決手段】 予め、配線の最小ピッチを単位として、配線領域を格子状に分割し、格子点に探索線分が到着した方向を示す到着方向フラグを用意した状態で、各格子点について、前記到着方向フラグにその探索方向を複数表示させながら、前方探索を行なっていく前方探索処理ステップと、前記前方探索処理ステップの後に、所望の格子点から前記到着方向フラグに従って、配線経路をさかのぼっていくことにより、複数の配線経路を検索する後方探索処理ステップと、前記後方探索処理ステップで得られた複数の配線経路から最適な配線経路を決定する最適配線経路決定ステップとをそなえて構成する。 （もっと読む）

【課題】従来のレイアウト設計では、配線コストの増大、電源ノイズ発生、電圧降下の問題、電源構造の複雑化などの課題があった。
【解決手段】セル情報を格納するレイアウトライブラリに、基本セル以外に、セル間を埋める役割をするフィラーセルを少なくとも２種以上含む。そのフィラーセルの少なくとも１種は、上層メタルと、Power RailおよびGround Railからなる下層メタルを備え、そして別のフィラーセルの少なくとも一種は、上層メタルと、Power RailおよびGround Railからなる下層メタルを備え、その上層メタルと下層メタルが同電位に短絡接続された構造を備える。レイアウト設計時、レイアウトライブラリの情報に基づき、所要の基本セルを配置すると共に、複数種あるフィラーセルを、信号配線から一定の距離を隔てた領域に選択的に配置する。 （もっと読む）

【課題】設計期間の短縮を実現可能な半導体装置の設計方法を提供する。
【解決手段】例えば、２ステージＣＭＯＳオペアンプ回路の電気的特性を算出する回路シミュレータ部ＳＩＭと、オペアンプ回路内の回路定数を変更しながらＳＩＭを動作させ、予め定めた設計仕様ＳＰＥＣを満足する回路定数を自動探索する最適化制御部ＯＰＴを設ける。ＯＰＴでは、予め定めた複数のパラメータの関数となる制約式に基づいて、各パラメータ値を逐次変更しながら各トランジスタおよび位相補償容量の回路定数を算出し、それをＳＩＭに反映させる。位相補償容量の制約式は、オペアンプ回路の１ステージ目および２ステージ目の出力容量と、予め定めた位相余裕と、パラメータｋ_ｂ’の関数で規定され、この出力容量は各トランジスタの回路定数で定められる。このような制約式を用いることで、回路定数の探索範囲を狭めることが可能となる。 （もっと読む）

【課題】半導体記憶装置やメモリ搭載ＬＳＩを、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にできるようにする。
【解決手段】複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセル１２１を含んだメモリセルアレイ１２０が、１段以上積み上げられたメモリセルアレイブロック１１０を設ける。また、回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックを設ける。そして、前記複数のＭＯＳトランジスタブロックのうちの一部は、前記ＭＯＳトランジスタ１６１が前記複数のワード線又は前記複数のビット線の駆動に使用し、その他のＭＯＳトランジスタブロックの少なくとも一部は、前記ＭＯＳトランジスタ１６１がＭＯＳ容量素子として使用する。 （もっと読む）

【課題】有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。
【解決手段】少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック上に第１の導体層１ａと、前記第１の導体層１ａ上に容量絶縁膜１ｃを介して形成された第２の導体層１ｂとを具備してなるバイパスコンデンサを具備し、前記バイパスコンデンサの前記第１及び第２の導体層の一方は基板電位を固定する基板コンタクトを介してグランド配線または電源配線の一方に接続され、他方は電源配線またはグランド配線の残る一方に接続される。 （もっと読む）