集積回路（「ＩＣ」）のキャパシタ（２００）は、集積回路の第１のパターニングされた金属層に形成された分配グリッド（２２６）と、分配グリッドに接続され、分配グリッドから離れる方に第１の方向に沿って延在する第１の縦方向導電性フィラメント（２０２）とを含む。第２の縦方向導電性フィラメント（２０３）は、分配グリッドに接続され、反対方向に延在する。第１のグリッドプレート（２２５）および第２のグリッドプレート（２２４）は、第１のパターニングされた金属層の上および下に形成される。グリッドプレートは、第１のおよび第２の縦方向導電性フィラメントを包囲する。分配グリッド、第１の縦方向導電性フィラメント、および第２の縦方向導電性フィラメントは、キャパシタの第１のノードに接続され、かつ第１のノードの一部分を形成し、第１のグリッドプレートおよび第２のグリッドプレートは、キャパシタの第２のノードに接続され、かつ第２のノードの一部分を形成する。
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【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの第１の金属層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成し、第１の軸（ｙ）に沿って延在する第１のノードプレートリンク（１０２）と、ＩＣの第２の金属層に形成され、当該軸に沿って延在し、かつビア（１１２）によって第１のノードプレートに接続された第２のノードプレートリンク（１０８）とを有する。第１の金属層に形成された第３のノードプレートリンク（１０６）は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードプレートリンクに対して横断し第１のノードプレートリンクの一端に近接するノードプレートアレイの第２の軸（ｘ）に沿って延在し、第２のノードプレートリンクの一部分の上にある。
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【課題】半導体集積回路の電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する。
【解決手段】設計装置は、初期見積部と概略電源ノイズ解析部とレイアウト設計部と詳細見積部と詳細電源ノイズ解析部とレイアウト調整部とを備える。初期見積部は、全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部は、見積られた概略値に基づいて、集中定数回路モデルによりモデル化して電源ノイズ解析を行い、電流容量比を算出する。レイアウト設計部は、電流容量比に基づいて、配置領域が分割された所定の領域毎にセルの配置を行う。詳細見積部は、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部は、詳細電源ノイズ解析の結果に基づいて、セルの配置の調整を行う。 （もっと読む）

【課題】レイアウトの効率化と周波数帯域に応じたノイズ抑制との双方を満足させる。
【解決手段】キャパシタのゲート幅と相関する周波数特性別にサイズの異なるセルを識別するための第１の分類と、周波数特性の異なるセルをサイズ別に識別するための第２の分類とに分類可能な複数のセルを記憶する。指定された周波数特性および配置エリアの組み合わせごとに、周波数特性に対応したセル群を第１の分類に基づき選択し、選択したセル群からより大きいサイズのセルを優先的に読み出し、配置エリアを充填するよう前記読み出したセルを配置する。全ての配置エリアに対しキャパシタ密度に関するルール違反の有無を検査する。違反を検知した場合、配置したセルのうち、より広いゲート幅のセルを前記第２の分類に基づく同一サイズのより狭いゲート幅のセルに置き換え、ルール違反に関する検査を再試行する。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）

【課題】サイズおよびコストを抑えることができる半導体装置を提供する。
【解決手段】ｐＭＩＳ領域は、方向Ｘに沿って複数のスタンダードセルＣｆｆの各々を通る境界ＢＲと、第１の外縁ＯＴｐとの間に形成されている。ｎＭＩＳ領域は、境界ＢＲと第２の外縁ＯＴｎとの間に形成されている。電源配線ＶＤおよび接地配線ＶＳのそれぞれは、第１および第２の外縁ＯＴｐ、ＯＴｎに沿って延びている。複数のｐＭＩＳ配線Ｍ１ｐおよび複数のｎＭＩＳ配線Ｍ１ｎのそれぞれは、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第１の仮想ラインＶＬｐおよび複数の第２の仮想ラインＶＬｎの上に配置されている。複数の第１の仮想ラインＶＬｐのうち境界ＢＲに最も近いものと、複数の第２の仮想ラインＶＬｎのうち境界ＢＲに最も近いものとの間隔は、ピッチＰｍｉｎよりも大きい。 （もっと読む）

【課題】短時間で精度の高い基板ノイズ解析を行えるような基板ネットリストを作成する半導体デバイス設計支援装置の提供。
【解決手段】半導体デバイス設計支援装置は、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段と、前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の基板インタフェース図形に置き換える手段と、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段と、を備える。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、シンボル回路図や選択画面から回路シンボルを選択する回路記号選択部１２と、回路図の表示制御を行う回路図表示制御部１８と、パラメータ設定可能な回路シンボルに対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部２０と、設定されたパラメータが正しいか誤りかを判定するパラメータ判定部２２と、パラメータの設定内容に誤りがあるときに正しい設定内容に修正するパラメータ修正部２４と、予め設定されたルールと回路シンボルに対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２６と、を含んだ構成とした。 （もっと読む）

【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。
【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。 （もっと読む）

【課題】ＬＳＩにおいて、信頼性やノイズ問題の生じない最少の電源パッド数と配置を決定する方法を提供する。
【解決手段】1) 電源線のエレクトロマイグレーション（EM）、2) 信号線間クロストーク、3) I/Oバッファの同時スイッチング・ノイズ（SSN）、4) 不要電磁放射（EMI）と共振、という順番で解析し、それぞれに予め設定された判定基準が満たされたかどうかの判定を行う。これにより、解析毎に必要な電源パッド数と配置が求められる。前記解析はＬＳＩが持っている各機能の高品質化と処理の高速化を目的に、ＬＳＩ内の各種の機能グループ（DDR2/HDMI/USB I/F、PLL回路、テスト端子等）毎に行うことが好ましい。そして、機能グループ毎に判定基準を満たす電源パッド数と配置を決定する。 （もっと読む）

【課題】基板上に形成された第１導電型のウェルと第２導電型のウェルとの間でデカップリング容量を形成する際に、高い周波数まで追随できるようにする。
【解決手段】半導体装置１００は、Ｐ型基板１０２上に形成された埋込Ｐウェル１０４と、その上に形成され、互いに隣接して交互に設けられた複数のＰウェル１０６および複数のＮウェル１０８と、を含む。各Ｎウェル１０８が埋込Ｐウェル１０４と接する領域の幅は、２μｍ以下である。Ｐウェル１０６およびＮウェル１０８には、それぞれ接地電圧および電源電圧が印加される。Ｎウェル１０８と埋込Ｐウェル１０４との間でデカップリング容量が形成される。 （もっと読む）

【課題】本発明による半導体集積回路の設計方法、設計プログラムによれば、信頼性の高い累積故障確率の計算を行なうことができる。
【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、経時絶縁破壊に対する累積故障確率を算出するステップと、累積故障確率を用いて半導体集積回路全体の累積故障確率を算出するステップとを具備する。 （もっと読む）

【課題】レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制する。
【解決手段】論理回路の部品として機能する基本論理セル（２）と、論理回路の部品としての機能を含まないダミーセル（１、２１）とを具備する半導体集積回路を構成する。基本論理セル（２）は、基板に形成される拡散層（１３、１４）を含むものとする。そして、拡散層（１３、１４）は、基本論理セル（２）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ３）が、第１長さとなる位置に設けられていることが好ましい。また、ダミーセル（１、２１）は、基板に形成されるダミー拡散層（３、４）を備えるものとする。そして、ダミー拡散層（３、４）は、ダミーセル（１、２１）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ１）が、第１長さになる位置に設けられることが好ましい。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【課題】磁気素子本体に電流を流すことなく、磁性体電極の磁化反転が可能な磁気素子及び集積回路並びに磁気ランダムアクセスメモリを提供する。
【解決手段】磁気素子１は、基板６上に第１の強磁性体電極３及び第２の強磁性体電極４を隔置し磁気素子本体２と、第１の強磁性体電極３に接触して高スピンホール効果を有する電極５を配設し、高スピンホール効果を有する電極５に電流を流して第１の強磁性体電極３へスピン注入して磁化反転する。磁気素子本体２へ電流を流すのではなく、高スピンホール効果を有する電極５に電流を流すことでスピンホール効果によるスピン分極を発生させ、第１の強磁性体電極３への移行により磁化反転できる。高インピーダンスの微小磁気メモリ素子及び磁気論理素子やスピン電界効果トランジスタを多段に接続した再構成可能微小磁気論理素子の磁化反転が可能となる。 （もっと読む）

【課題】回路動作の信頼性向上および設計期間の短縮化を図ること。
【解決手段】設計対象回路の配線領域内の各ネットグループ固有の始点座標から終点座標に辿り着くまでの各ネットグループ固有の配線幅の配線経路を探索する。そして、探索された配線経路間で相互に交差関係を有するネットグループの組み合わせを検出し、検出された組み合わせのネットグループがそれぞれ異なる配線層に割り当てられるように、設計対象回路に与えられた複数の配線層の中から各ネットグループに割り当てる配線層を決定し、決定された決定結果を出力する。 （もっと読む）

【課題】本発明の課題は、内部回路の待機時消費電力を抑制するための電源制御回路を用いて半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析することを目的とする。
【解決手段】上記課題は、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置により達成される。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）