【課題】迅速かつ精度よくパルス幅エラーを解消することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の設計工程において、クロック信号の立ち上がり及び立ち下がりの遅延量を別々に調整することでクロック信号のパルス幅を調整するパルス幅調整回路を含む回路ブロックを配置し（ステップＳ２）、パルス幅を検査し（ステップＳ７，Ｓ８）、パルス幅に異常が検出された場合、パルス幅調整回路によりパルス幅を調整する（ステップＳ９）。 （もっと読む）

【課題】電子静電放電保護を有する集積電子回路を設計する方法を提供する。
【解決手段】通常の動作の間の所与のパフォーマンスを有する集積電子回路１を設けるステップを含み、集積電子回路１は、電力供給ライン２と、電力供給ライン２により電力供給され、電子静電放電保護装置５により保護される少なくとも一つの能動装置４とを含み、更に、集積電子回路１上でＥＳＤイベントをシミュレートして、ＥＳＤイベントの間に、寄生ＥＳＤ電流経路が、電力供給ライン２と少なくとも一つの機能装置４との間で形成されるかどうか、及びどこで形成されるかを、決定するステップと、決定された寄生ＥＳＤ電流経路内で、少なくともＥＳＤイベントの一部の間に、この寄生ＥＳＤ電流経路を遮断する回路６を形成するステップとを含む。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）

【課題】大規模な容量素子を搭載した半導体装置において、容量素子内部に短絡故障が生じた場合でも、装置としての機能を維持して信頼性を確保する半導体装置を提供する。
【解決手段】半導体装置は、第１電圧と第２電圧との間に並列に接続される複数の容量ユニットを備える。複数の容量ユニットの各々は、容量素子と、容量遮断回路とを含む。容量素子の一方のノードは第１電圧に接続される。容量遮断回路は、第２電圧と容量素子の他方のノードとの間に接続される。容量遮断回路は、容量素子から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセルを有し、容量素子から流入するリーク電流が所定値を超える場合に、不揮発性メモリセルの閾値電圧の上昇によって容量素子から第２電圧へ流出するリーク電流を遮断する。 （もっと読む）

【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。 （もっと読む）

【課題】切断された電気ヒューズがグローバックする前に、その切断されている電気ヒューズを再切断してチップ固有の情報が読み出せなくなるのを防止するヒューズプログラム回路を提供する。
【解決手段】電流を流すことによって溶断し切断される電気ヒューズｅｆｎと、電気ヒューズｅｆｎの切断の有無をラッチデータＦＤｎとしてラッチするラッチ回路２５を含むヒューズ回路Ｆｎを複数有し、前記各ヒューズ回路Ｆｎが個々に選択されるごとに、前記選択されたヒューズ回路Ｆｎのラッチ回路２５のラッチデータＦＤｎを入力し、ラッチデータＦＤｎが、該電気ヒューズｅｆｎが切断されているラッチデータＦＤｎである時、切断回路１４にて電気ヒューズｅｆｎを通電させる。 （もっと読む）

【課題】より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができ、かつＰＣＭによる情報の漏えいを防止することができる半導体装置の製造方法を提供する。
【解決手段】複数の第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部には、第１領域ＲＡおよび第２領域ＲＢが平行に配置されている。第１領域ＲＡには、能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターから選択された少なくとも１つのモニターが配置されている。第２領域ＲＢにはリソグラフィ用合わせマークが配置されている。切断する工程において第１領域ＲＡが切り落とされる。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上に第１シリコン膜パターンからなるシリコンヒューズとシリコン配線パターン７が形成されている。第１シリコン膜パターンとは別途形成された第２シリコン膜パターンからなり、上方から見てヒューズ５の周囲を取り囲み、一部分がシリコン配線パターン７上を跨いで下地絶縁膜上に環状に形成されたシリコンガードリング１１が形成されている。シリコンガードリング１１と交差している部分のシリコン配線パターン７表面にシリコン表面絶縁膜９が形成されている。シリコン配線パターン７とシリコンガードリング１１はシリコン表面絶縁膜９により互いに絶縁されている。シリコンガードリング１１上に金属材料からなる環状のガードリング１７，１９，２５，２７が上方から見てヒューズ５の周囲を取り囲んで形成されている。 （もっと読む）

【課題】集積回路設計をシミュレートする方法を提供する。
【解決手段】本発明の方法では、ネットリストにおけるノードのノード次数ランキングを決定することができる。ネットリストの回路は、ノード次数ランキングに基づいて静的及び動的電流駆動方式でパーティショニングされることができる。ノード次数パーティショニングに基づいて階層データ構造が構築されることができる。一実施形態では、シミュレーション最適化のために中間ノード次数を動的に結合することができる。その後、回路を１若しくは複数の結合された中間ノード次数に基づいて再パーティショニングすることができる。階層データ構造を用いて求解及び積分を行い、次数ランキングされた階層エンジンを生成することができる。次数ランキングされた階層エンジンについての解析を行うことができる。この時点で、解析に基づいてＩＣ設計のシミュレーションデータがエクスポートされることができる。 （もっと読む）

【課題】簡易に行える、配線のインダクタンスを考慮した高精度のデカップリング容量決定処理方法および装置の実現。
【解決手段】半導体集積回路装置のデカップリング容量決定方法であって、動作周波数f、消費電力P、電源電圧V、許容電源電圧変動量ΔV、パッケージインダクタンス量L、および固有容量Cpを含む設計データを導入しS201、基準ダイ容量Cv1を演算しS203、CpがCv1より小さい時にはCv1とCpの差をデカップリング容量CdとしS205、CpがCv1より大きい時にはCdをゼロとしS206、CpとCdの和である実ダイ容量CvとLから共振周波数Trを演算しS208、比Tr/kTが１より大きいか判定しS209、比が１以下の時にはCdを維持しS212、比が１より大きい時には、さらにCvがCv1Tr/kTより大きい時にはCdを維持し、CvがCv1Tr/kTより小さい時には、CvがCv1Tr/kT以上になるようにCdを決定する。 （もっと読む）

【課題】デカップリング容量セルを用いて電源配線の電圧変動を抑制し、かつ、電源配線の電源共振を防ぐ半導体装置を提供する。
【解決手段】半導体チップ１００に複数配置されたデカップリング容量セルを、トランジスタ素子及び容量素子の直列回路で構成する。制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】電源線のレイアウト面積を広げることなく、コア回路とバイアス供給回路との間
の電圧降下を抑え、かつ、コア回路間の高速信号ノードを短縮できるようにする。
【解決手段】Ｓｉ基板１１にトランジスタＱ及び抵抗素子Ｒを有して高電位側の電源線と
低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２とに接続されてトランジスタ動作をする
コア回路１と、Ｓｉ基板１１に設けられてコア回路１にバイアスを供給するバイアス供給
回路とを備え、コア回路１の中の定電流源用のトランジスタＱに、その一端が接続された
抵抗素子Ｒの他端がバイアス供給用の配線Ｄ２に接続され、この配線Ｄ２が接続された抵
抗素子Ｒの他端がコンタクトホール３５を介してバイアス供給用の配線Ｄ２よりも上層の
低電位側の配線Ｄ１に接続されるものである。 （もっと読む）

【課題】半導体集積回路をパッケージに実装した後に、インダクタンスを増加および減少させる調整が可能な半導体集積回路を提供する。
【解決手段】ＬＳＩの内部回路１０６が形成された同一の半導体基板に磁気検出素子１００が形成されており、ボンディングパッド１１４とＬＳＩの内部回路１０６の間に接続された第１インダクタ１０１のインダクタンスを磁気検出素子１００と磁気検出回路１０５の出力電圧でモニタし、第１インダクタ１０１の片方の端子と第２インダクタ１０２の一端と第３インダクタ１０３の一端が第１接続部１０７を介して接続される第１スイッチ１０８、第２インダクタ１０２の片方の端子が第２接続部１０９を介して接続される第２スイッチ１１０、および、第３インダクタ１０３の片方の端子が第３接続部１１１を介して接続される第３スイッチ１１２を接続または切断状態に切り替えることにより、第一のインダクタ１０１をトリミングする。 （もっと読む）

【課題】レイアウト工程を再度行わずに、タイミング違反が発生した配線の遅延時間を微調整することができ、レイアウトプロセスのＴＡＴを短くすることができるレイアウト設計方法及びレイアウト設計装置を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。また、レイアウト後にタイミング検証を実行し（Ｓ４）、タイミング違反が発生した対象配線近傍の電源間容量セルを容量セルへ置換し（Ｓ８）、対象配線へ接続する（Ｓ９）。又は、タイミング違反配線を第１の配線、第２の配線に切断し、バッファセルの入力端子を第１の配線へ、出力端子を第２の配線へと接続する。 （もっと読む）

【課題】アナログディジタル変換器が半導体基板上で占める面積の低減する。また、アナログディジタル変換器の高精度化を図る。
【解決手段】半導体基板２００上には、Ｐチャネルトランジスタ１０４ａを有するアナログスイッチが形成されている。アナログスイッチの上層には、アナログスイッチに重なる領域に、櫛形電極４０１・４０２・５０１・５０２が形成され、キャパシタが構成されている。 （もっと読む）