【課題】製造容易性を改善するために、既存の超小型装置設計を変更する技術を提供する。
【解決手段】これらの技術により、設計者は、設計に於けるデータに関連した製造基準を受領する。次に、関連した設計データが識別されて、超小型装置設計者へ供給され、該設計者は、製造基準に基づいて設計変更を選択することが出来る。このようにして、設計者は、超小型装置の元の設計に於いて、半導体ファンドリからの製造基準を直接的に包含させることが出来る。 （もっと読む）

【課題】 本発明の課題は、複数段の電源スイッチを段階的にオンすることによって内部回路に電源供給する半導体装置において、電源供給開始から起動可能となるまでの復帰時間を短縮することを目的とする。
【解決手段】 上記課題は、複数段の電源スイッチを段階的にオンすることによって内部回路に電源供給する電源供給回路を解析する解析装置であって、前段までの電源スイッチをオン状態とし、オンすることによって発生する許容ノイズ量を超えない最大電源ノイズ量となる電源スイッチサイズを次段の電源スイッチとして決定する電源スイッチサイズ決定手段と、前記次段の電源スイッチサイズによる電源ノイズが前記オンされてから収束判定量以下となるまでの時間をオン時間間隔として決定するオン時間間隔決定手段とにより達成される。 （もっと読む）

【課題】電源スイッチを非導通状態から導通状態に遷移させる時間を最適化できる半導体集積回路及びその電源スイッチ制御方法を提供する。
【解決手段】共通電源配線と、第１の回路と、それぞれ電源スイッチ制御信号に基づいて導通、非導通が制御され共通電源配線と第１の回路との間を並列に接続する複数の電源スイッチと、電源スイッチ制御信号と複数の電源スイッチとの間に接続され電源スイッチ制御信号が非導通状態から導通状態に遷移するときに電源スイッチ制御信号の遷移をそれぞれ異なった遅延時間だけ遅延させて複数の電源スイッチに伝え複数の電源スイッチをそれぞれ時間をずらして非導通状態から導通状態に遷移させる遅延回路と、各遅延回路の遅延時間の増減を制御する遅延時間制御部と、を備える。 （もっと読む）

【課題】レイアウト上での素子配置の規則性情報と組み合わせて、差動対回路やカレントミラー回路のようなマスク検査品質を優先する部分回路の抽出を図ること。
【解決手段】品質優先回路ネットリスト抽出装置３で抽出した品質優先回路のネットリスト情報（差動対回路、カレントミラー回路）と品質優先回路レイアウト抽出装置５で抽出した品質優先回路のレイアウト情報（行／列／アレイ構造）から、レイアウトデータに含まれる素子図形に対してマスク検査精度の優先順位を決定する。 （もっと読む）

【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路を提供する。
【解決手段】ヒューズ制御回路１は、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流すとき、ノードＢとヒューズ溶断検知回路３とを切断するとともに、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流さないとき、ノードＢとヒューズ溶断検知回路３とを接続する分離用素子４を備える。 （もっと読む）

【課題】少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げる。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。 （もっと読む）

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】一つの半導体装置をボンディングオプションにより機能の異なる製品に切り替える場合に、その半導体装置で使用される内部電源の安定化容量を、それぞれの製品において最適化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、異なる電源電位の電圧が供給される２つのインナーリード１２Ａ、１２Ｂに選択的にワイヤーボンディングされるボンディングオプション用パッド１４と、ボンディングオプション用パッド１４に接続されるインバータ１６と、短絡されたソース及びドレインがインバータ１６に接続され、ゲートが内部電源ＩＶから電源電圧が出力される電源出力ライン１８に接続された、内部電源ＩＶの出力レベルを安定化させるためのＮＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】設計基準を遵守しつつ容量値を向上しうる容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、複数の配線層の間にそれぞれ設けられ、隣接する配線層の複数の電極パターンのそれぞれを電気的に接続する複数のビア部と、複数の配線層及び複数のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、ビア部は、電極パターンの中心に対して、電極パターンの延在方向と交差する方向にずらして配置されており、電極パターンは、ビア部が接続された部分において線幅が太くなっており、隣接する電極パターンとの間の間隔が狭まっている。 （もっと読む）

【課題】効率的にかつ確実にブロー状態に設定しかつ通常動作モード時に、確実に、プログラム情報を保持する所望の耐圧特性を有するキャパシタ型アンチヒューズを実現する。
【解決手段】プログラムモード時と通常動作モード時とで、キャパシタ型アンチヒューズに対する電圧印加極性を変更する。 （もっと読む）

【課題】従来のプリミティブセルでは、電源配線及び接地配線により構成される電流経路のループが大きく、当該電流経路のループに起因して発生するＥＭＩノイズを十分に低減することができない問題があった。
【解決手段】本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】製造工程の異なるセルを混在して配置する場合に、面積を大きくせずに配置する半導体集積回路のセル自動配置方法、自動配置装置、及びそれらのプログラムを提供する。
【解決手段】複数種類のセルの内、一種類のセルに同一種類のセルが隣接配置可能であり、異なる種類のセルの隣接配置が不可能な大きさの第１の外形を設定し、上記その他の種類のセルには、第１の外形が設定されるセルを含めセルの種類に係わらずセルを隣接配置することが可能なより大きい外形を設定するセル外形設定工程と、セル外形設定工程で設定した外形を有するセルを用いて複数種類のセルを自動配置するセル自動配置工程と、を備える。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）