【課題】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置では、コンデンサの容量値が配置場所で変化するため、容量値の見積もりが煩雑になるという問題を解決する。
【解決手段】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置の補償容量部のレイアウト配置の際に、補償容量部を構成する領域に拡散層の矩形領域を配置する。また、該拡散層の矩形領域の各辺に対し、各辺の中心が直行する箇所に矩形開口部を設ける。また、該拡散層の矩形領域の中心線近傍に沿ってゲート電極を直行するように形成する。また、該拡散層の該矩形領域の四隅に上層の金属層と接続するためのコンタクトを形成する。また、該ゲート電極と該拡散層の矩形開口部の重なる箇所にゲート電極と上層の金属層を接続するコンタクトを形成する。また、該ゲート電極が直行する箇所で容量を形成する。また、補償容量の単位セルを構成する。 （もっと読む）

【課題】過度にシステムの中にスキューを増加させずに、増加した数の入力／出力デバイスを有するシステムを提供する。
【解決手段】論理回路を備えるコアと、処理コアからおよび処理コアへ信号を伝送するための、複数のインターフェースデバイスであって、２つのタイプのインターフェースデバイスを備える、複数のインターフェースデバイスと、コアに電力を送達するための、電力インターフェースデバイスである、１つのタイプと、コアと集積回路の外部のデバイスとの間で、データ信号を伝送するための信号インターフェースデバイスである、第２のタイプと、を備え、複数のインターフェースデバイスは、コアの外縁に向かう外側列、およびコアの中心により近い外側列の内側にある内側列の、２列に配設され、内側列は、２つのタイプのインターフェースデバイスのうちの一方を備え、外側列は、２つのタイプのインターフェースデバイスのうちの他方を備える、集積回路が開示される。 （もっと読む）

【課題】電気ヒューズまたはアンチヒューズの保持特性を高める。
【解決手段】半導体装置１００は、半導体基板と、該半導体基板の上部に設けられた電気ヒューズ２００とを備える。電気ヒューズ２００は、直列に接続された第１のヒューズリンク２０２および第２のヒューズリンク２０４と、第１のヒューズリンク２０２の一端および他端にそれぞれ設けられた第１の電流流入／流出端子（第１の端子２０６）および第２の電流流入／流出端子（第２の端子２０８）と、第２のヒューズリンク２０４の一端および他端にそれぞれ設けられた第３の電流流入／流出端子（第２の端子２０８）および第４の電流流入／流出端子（第３の端子２１０）とを含む。 （もっと読む）

【課題】ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。 （もっと読む）

【課題】回路の周波数特性に応じたキャパシタが適切に配置されず、電源ノイズ耐性の高い半導体装置を設計することが困難であり、また必要な容量を満たすためにより多くのキャパシタセルを挿入する必要があった。
【解決手段】半導体装置の設計支援装置１は、ＬＳＩの配置配線情報２０１、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出部１０３と、負荷容量値算出部１０３で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するデカップリングキャパシタ配置部１０４とを備える。 （もっと読む）

【課題】半導体素子を作製する方法を提供する。
【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。 （もっと読む）

【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）

【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第１のステップＳ１１と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第２のステップＳ１２と、トランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第６のステップＳ１６と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有してなるノイズ耐性評価方法１００とする。 （もっと読む）

【課題】半導体回路内のパッド間の電流の流れやすさを精度よく解析する。
【解決手段】ＥＳＤ保護素子が接続された２つのパッド間の一方側から他方側に流れる電流の流れ易さを数値化した第１テーブル作成手段と、反対向きの電流の流れ易さを数値化した第２テーブル作成手段と、第１及び第２テーブルを合成して、最も電流が流れ易い経路を数値化した第３テーブル作成手段と、第３テーブルに基づいて、任意のパッド間で、ＥＳＤ保護素子を経由する全経路について、電流の流れ易さを数値化した第４テーブル作成手段と、全ＥＳＤ保護素子を削除した状態で、任意のパッド間の電流の流れ易さを数値化した第５テーブル作成手段と、第４及び第５テーブルとに基づいて、任意のパッド間で、ＥＳＤ保護素子を通過する経路と通過しない経路の電流の流れ易さの比較結果が一致しない場合に、対応するパッド同士の組合せと、パッド間の経路とを提示する手段４と、を備える。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】有機絶縁層を有する電子素子の配線短絡を簡素な工程により絶縁することが可能な電子素子の製造方法および電子素子を提供する。
【解決手段】配線層２１，２２の上に有機絶縁層１２を形成したのち、配線層２１，２２の短絡部２３に、有機絶縁層１２に対して透過性を持つ波長のレーザ光ＬＢを有機絶縁層１２を介して照射、または基板１１に対して透過性を持つ波長のレーザ光ＬＢを基板１１を介して照射する。レーザ照射領域２４では短絡部２３が消失して、配線層２１と配線層２２との間の絶縁が回復する。短絡部２３の上下に接する有機絶縁層１２または基板１１は残されている一方、レーザ照射領域２４（短絡部２３が消失した部分）には空洞２５が生じる。 （もっと読む）

【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】素子と配線、配線と配線の交差部分の耐圧を検証することができるレイアウト検証装置及びレイアウト検証方法を提供する。
【解決手段】レイアウト検証装置は、半導体集積回路の回路図データと、該回路図データに基づいて生成されたレイアウトデータとの整合性を検証する整合性検証手段と、整合性検証手段により整合性が検証された場合に、レイアウトデータに基づいて、互いに交差する位置関係にある素子と配線、又は、配線と配線がなす交差対を抽出する抽出手段と、判定基準となる基準電位差を記憶する記憶手段と、回路図データに基づいて、交差対の電位差を求める電位差検出手段と、交差対の電位差と基準電位差とを比較する電位差比較手段と、を備える。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることができる半導体集積回路装置を提供する。
【解決手段】内部回路と、外部から入力された入力信号を内部回路に供給及び内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、内部回路に駆動電圧を供給するための内部回路用電源端子と、入出力回路に駆動電圧を供給するための入出力回路用電源端子と、内部回路及び入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、内部回路用電源端子、入出力回路用電源端子、及び共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成されていること。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）