【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】半導体を実装するプリント基板の不要輻射経路の複雑化、不要輻射の影響を抑制するとともに、コスト増を抑制することが可能な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロック１０と、第１論理回路ブロック１０に、第１電源配線１２を介して接続された第１電源端子１１及び第１接地配線１４を介して接続された第１接地端子１３と、第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロック２０と、第２論理回路ブロック２０に第２電源配線２２を介して接続された第２電源端子２１及び第２接地配線２４を介して接続された第２接地端子２３とを備える。 （もっと読む）

【課題】少数の離散的な電荷によって生じるトランジスタ特性のばらつきを考慮した半導体集積回路の設計方法を提供する。
【解決手段】単一の電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を備える。単一の電荷が特性に影響を与えるほど微細なトランジスタを有する半導体集積回路においても、正確にばらつきが計算できる。 （もっと読む）

【課題】ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法。
【解決手段】本発明に係る半導体装置は、下層電極１０７と、上層電極１０９と、両電極間に形成された容量絶縁膜１０８を有するＭＩＭ容量ＭＣ１と、下層電極１０７に接続され、下層電極１０７の主面の法線方向上向きに延設された第１のビアホールＶＨｃと、上層電極１０９に接続され、上層電極１０９の主面の法線方向上向きに延設された第２のビアホールＶＨｂと、下層電極１０７よりも下側に形成された複数の下層配線１０２と、を備え、上層電極１０９の主面の法線方向から見た場合、第１及び第２のビアホールＶＨｃ、ＶＨｂが下層配線１０２と重なって形成されているものである。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】複数チップからの二値データを一箇所に集めずに多値データを生成する。
【解決手段】本発明の例に係る三次元半導体集積回路は、積み重ねられる第一乃至第三チップ１１，１２，１３を有する。第二チップ１２内の第二回路１５は、二値の第一データＡが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、第一インバータの出力端と共通導電体との間に接続される第一キャパシタとを備える。第三チップ１３内の第三回路１６は、二値の第二データＢが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、第二インバータの出力端と共通導電体との間に接続される第二キャパシタとを備える。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）

【課題】回路面積の狭小化の要請と電源電圧ドロップによる動作不良の防止の要請とをともに満足する半導体集積回路を提供する。
【解決手段】半導体集積回路１０の内部回路配置領域２２を、電源電圧ドロップ対策を施する領域Ｐと電源電圧ドロップ対策を施さない領域Ｌとに分ける。そして、内部回路をなすセルのうち消費電流の大きいセルを領域Ｐに行として配置し、消費電流の大きくないセルを領域Ｌに行として配置する。さらに、高電位側電源線３１，３３および低電位側電源線３２の線幅を太くする第１の電源電圧ドロップ対策と、セル間にデカップリング容量８−ｍ（ｍ＝１，２…）を形成する第２の電源電圧ドロップ対策とを施す。 （もっと読む）

【課題】容量素子を構成する第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも容量ばらつきを抑制できる半導体装置を提供する。
【解決手段】複数の配線層Ｌ１〜Ｌ５のそれぞれは、絶縁膜１０３〜１０６と、当該絶縁膜中に相互に離隔し且つ向かい合うように埋め込まれた第１電極１０１及び第２電極１０２とを有する。一の配線層の第１電極１０１と、その上方又は下方に設けられた他の配線層の第２電極１０２とは相互に向かい合うように配置されている。一の配線層の第１電極１０１の幅と、他の配線層の第２電極１０２の幅とは異なっている。 （もっと読む）

【課題】容量値としての変動（ばらつき）が細密構造に比べて小さいデバイス構造を設計する。
【解決手段】多層配線の各配線に関するパラメータを統計的処理で変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する。次いで、複数のデバイス構造の中から、デバイス構造間における総容量値の差分が例えば０．１以下でかつ総容量値に対する線間容量値の比と総容量値に対する層間容量値の比の差分が例えば０．０１以内のデバイス構造を特定する。そして、この特定したデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。 （もっと読む）

【課題】基板の面内方向のばらつきに関わらず、素子の特性値の設計値からのずれを低減する。
【解決手段】半導体装置１００は、基板に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、基板の面内方向の同一層に分散配置された複数の分割素子（２００ａまたは２００ｂ）を含む。複数の分割素子は、第１の方向において隣接する分割素子の膜の長軸方向が異なるか、または、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さよりも小さい量だけずらして配置される。 （もっと読む）

【課題】アナログ／ミックスド・シグナル電子回路をソース技術からターゲット技術に移行する有用な方法を提供する。
【解決手段】まず、ソース技術電子回路内の電流モード動作デバイス及びそれらの電圧調整ノードが識別される。電流モード動作デバイスはそれ自体の電圧調整ノードに印加される電圧に対する感度が低いため、回路内の他のデバイスのバイアス条件に干渉することなく、電圧調整ノードの電圧を変更して電流モード・デバイスの性能を高めることが可能となる。これにより、回路設計者は、電流モードで動作する電子デバイスをソース技術からターゲット技術に移行する際に使用可能な２つの自由度（典型的には幅及び長さ）を余すところなく利用することが可能となる。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングする。
【解決手段】ＭＯＳ型可変容量素子は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第２導電型の第１の拡散領域と、前記ウェル領域内に形成された第２導電型の第２の拡散領域と、電圧供給端子と、基板引き出し端子と、ウェル引き出し端子と、単位ＭＯＳ可変容量部と、を備える。 （もっと読む）

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域１２ｂ，１２ｃとに分離し、抵抗容量素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置する。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）