半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラム
【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラムに関する。
【背景技術】
【０００２】
近年、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）分野において、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のみならずＤｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒとしても応用されている。このため、ＬＳＩの混載モジュールとしてのＭＩＭ構造の重要性は高まっており、ＬＳＩにＭＩＭ構造を搭載するのが一般的になってきている。
【０００３】
しかし、ＭＩＭキャパシタは、構造破壊などに起因してリーク電流の上昇を引き起こし、これによって、ＭＩＭキャパシタを搭載しているＬＳＩの故障や、システム全体の故障を誘発する恐れがある。そこで、ＭＩＭキャパシタに起因するリーク電流の上昇を低減する技術が望まれている。
【０００４】
このような技術としては、例えば、特許文献１に開示された技術がある。
【０００５】
特許文献１に開示された技術は、ＭＩＭキャパシタの下方に配置される銅配線を形成する工程として、層間絶縁層に形成された溝に銅を埋め、その後ＣＭＰプロセスを行う際に生じるＤｉｓｈｉｎｇ現象に起因したリーク電流の上昇を低減する技術である。さらに詳細には、Ｄｉｓｈｉｎｇ現象により、前記銅配線と前記層間絶縁層との境界に生じた段差に起因するリーク電流の上昇を低減する技術である。特許文献１には具体的構成として、銅配線と層間絶縁層からなる層の上に形成される銅拡散防止膜の上に、さらに、層間絶縁膜を形成し、その上に前記ＭＩＭキャパシタを形成した半導体装置が開示されている。この構造によれば、前記段差を前記層間絶縁膜で吸収することで、リーク電流の低減が実現されると記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２８９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図９に、ＭＩＭキャパシタを備えた半導体装置の断面概略図を示す。この図に示す半導体装置は、下部電極２１０、容量誘電膜２２０、上部電極２３０からなるＭＩＭキャパシタ２００の下方に、銅（Ｃｕ）またはアルミニウム（Ａｌ）を主成分とする下層配線１１０を有する。
【０００８】
ここで、下層配線１１０には、図示するように、結晶粒界から発生する下層配線１１０と同じ成分の突起であるＨｉｌｌｏｃｋが生じる恐れがある。このＨｉｌｌｏｃｋは、半導体装置の製造段階で生じる可能性があるが、下層配線層１００の上に形成される配線キャップ膜５００、層間絶縁膜６００、下部電極２１０、容量誘電膜２２０、上部電極２３０は、一般的にスパッタリングやＣＶＤにより形成されるため、Ｈｉｌｌｏｃｋによる突起形状は吸収されない。このため、Ｈｉｌｌｏｃｋによる突起形状は、下層配線層１００の上方に形成される膜に反映されてしまう。特に、容量誘電膜２２０は薄膜化しているため、Ｈｉｌｌｏｃｋによる突起形状を反映してしまうと、以降のプロセス温度や、層間膜の積層による応力などの影響で、図示するように断裂する可能性がある。容量誘電膜２２０が断裂すると、リーク電流の上昇を招いてしまう。
【０００９】
このように、ＭＩＭキャパシタ２００の下方に、ＣｕまたはＡｌを主成分とする下層配線１１０を有する構造の場合、下層配線１１０から生じるＨｉｌｌｏｃｋに起因して、ＭＩＭキャパシタ２００が構造破壊を引き起こし、これに起因して、リーク電流の上昇を招いてしまう。特許文献１に開示された半導体装置の構成であっても、下層配線１１０の上に形成される前記層間絶縁膜などの膜はＨｉｌｌｏｃｋによる突起形状を反映してしまうため、容量誘電膜２２０が断裂してしまう可能性がある。
【課題を解決するための手段】
【００１０】
本発明によれば、複数の下層配線を備える下層配線層と、前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、を備えた半導体装置であって、前記上部電極の平面形状は矩形に構成され、前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置が提供される。
【００１１】
本発明の半導体装置によれば、ＭＩＭキャパシタの下方に設けられる下層配線は、平面形状を矩形に構成された上部電極のいずれか一以上の辺であるエッジ部の直下には配置されないこととなる。かかる場合、ＭＩＭキャパシタの下方における下層配線のレイアウトの自由度は制限され、ＭＩＭキャパシタの下方における下層配線の占有率は低減する。
【００１２】
その結果、ＭＩＭキャパシタの下方に、設計基準に従ったピッチで複数の下層配線を敷き詰めた通常の半導体装置に比べて、下層配線に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタの構造破壊を低減することができ、リーク電流の発生率を低減することができる。また、下層配線を配置しない領域を必要以上に多くとっていないので、十分な、下層配線のプロセス安定性や高集積を確保することができる。
【００１３】
また、本発明によれば、前記半導体装置を設計するための下層配線設計方法であって、前記ＭＩＭキャパシタの配置位置を決定する第一工程と、配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二工程と、前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三工程と、を有する下層配線設計方法が提供される。
【００１４】
また、本発明によれば、前記半導体装置を設計するための下層配線設計方法であって、前記下層配線のパターンを設計する第一工程と、前記第一工程で設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二工程と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三工程と、を有する下層配線設計方法が提供される。
【００１５】
また、本発明によれば、前記半導体装置を設計する下層配線設計装置であって、前記ＭＩＭキャパシタの配置位置を決定するＭＩＭ配置位置決定部と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、前記下層配線配置禁止エリア情報で特定されるエリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する禁止エリア考慮設計部と、設計した前記下層配線の前記パターンを出力する出力部と、を有する下層配線設計装置が提供される。
【００１６】
また、本発明によれば、前記半導体装置を設計する下層配線設計装置であって、前記下層配線のパターンを設計する下層配線設計部と、前記下層配線設計部が設計した前記パターンを考慮して、前記ＭＩＭキャパシタの配置位置を決定する下層配線考慮ＭＩＭ配置位置決定部と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、前記下層配線設計部で設計された前記下層配線の前記パターンを補正するための補正ルールを保持する補正ルール保持部と、前記下層配線配置禁止エリア情報および前記補正ルールを利用して、前記下層配線設計部で設計された前記下層配線の前記パターンを補正する補正部と、補正後の前記下層配線の前記パターンを出力する出力部と、を有する下層配線設計装置が提供される。
【００１７】
本発明の下層配線設計方法および下層配線設計装置によれば、ＭＩＭキャパシタの配置位置を決定した後に下層配線の設計を行うことも、下層配線の設計を行った後にＭＩＭキャパシタの配置位置を決定することも可能となる。その結果、半導体装置の要求性能に応じて、適切な下層配線を設計することが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラムによれば、ＭＩＭキャパシタの構造破壊の確率を低減することが可能となる。その結果、リーク電流の上昇を低減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の上部電極と下部電極と下層配線の関係を示す平面概略図である。
【図２】本実施形態の半導体装置の断面概略図である。
【図３】本実施形態の半導体装置の断面概略図である。
【図４】本実施形態の半導体装置の断面概略図である。
【図５】本実施形態の下層配線配置禁止エリアを説明するための概略図である。
【図６】本実施形態の下層配線設計装置の機能ブロック図である。
【図７】本実施形態の下層配線設計装置の機能ブロック図である。
【図８】ＭＩＭキャパシタの下方に下層配線を有する半導体装置の断面概略図である。
【図９】ＭＩＭキャパシタの下方に下層配線を有する半導体装置の断面概略図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
なお、下層配線設計装置を構成する各部は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム（あらかじめ装置を出荷する段階からメモリ内に格納されているプログラムのほか、ＣＤなどの記憶媒体やインターネット上のサーバなどからダウンロードされたプログラムも含む）、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インターフェイスを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。
【００２２】
また、本実施形態の説明において利用する図６、７の機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、下層配線設計装置は一つの物理的に分離した装置により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、二つ以上の物理的に分離した装置を有線または無線で接続し、これら複数の装置により、下層配線設計装置を実現してもよい。
＜構成＞
【００２３】
図２に、本実施形態の半導体装置の断面概略図を示す。また、図１に、本実施形態の半導体装置の上部電極２３と、下部電極２１と、下層配線１１の関係を示した平面図を示す。図１は、図２中上から下方向に、上部電極２３と、下部電極２１と、下層配線１１を見た平面図である。
【００２４】
図２に示すように、本実施形態の半導体装置は、下層配線層１０と、下部電極２１および容量誘電膜２２および上部電極２３からなるＭＩＭキャパシタ２０と、上層配線層３０と、ビア４０、４１と、を有する。なお、配線キャップ膜５０、層間絶縁膜６０、ハードマスク絶縁膜７０を有してもよい。
【００２５】
下層配線層１０は、複数の下層配線１１を備える。下層配線１１は、ＣｕまたはＡｌを主成分とする。
【００２６】
ＭＩＭキャパシタ２０は、下部電極２１と、容量誘電膜２２と、上部電極２３とを下からこの順に積層した構造で、下層配線層１０の上方に設けられる。
【００２７】
下部電極２１は、Ｔｉ（チタン）、Ｔａ（タンタル）などの金属、または、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）などの導電性金属窒化物から選ばれた少なくとも一つからなる。下部電極２１の平面形状は特段制限されないが、例えば、図１に示すように矩形であってもよい。
【００２８】
容量誘電膜２２は、ＳｉＮ（窒化シリコン）、Ｔａ２Ｏ５（酸化タンタル）、ＺｒＯ２（酸化ジルコニウム）、ＴｉＯ２（酸化チタン）、ＨｆＯ２（酸化ハフニウム）などから選ばれた少なくとも一つからなる。その他、ぺロブスカイト系構造の高誘電率膜などを容量誘電膜２２として用いることもできる。
【００２９】
上部電極２３は、Ｔｉ、Ｔａなどの金属、または、ＴｉＮ、ＴａＮなどの導電性金属窒化物から選ばれた少なくとも一つからなる。上部電極２３の平面形状は、図１に示すように矩形に構成され、下部電極２１の平面形状より小さい。
【００３０】
上層配線層３０は、ＭＩＭキャパシタ２０の上方に設けられ、ビア４１、４０を介して、下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える。上層配線３１およびビア４０、４１は、ＣｕまたはＡｌを主成分とする。なお、上層配線３１およびビア４０、４１は同じ成分を主成分としてもよい。
【００３１】
配線キャップ膜５０は、例えば、ＳｉＣ（炭化ケイ素）、または、ＳｉＣＮ（炭化窒化ケイ素）などから選ばれた少なくとも一つで構成することができる。また、層間絶縁膜６０は、例えば、ＳｉＯ２（二酸化ケイ素）で構成することができる。ハードマスク絶縁膜７０は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ（酸化窒化ケイ素）などから選ばれた少なくとも一つで構成することができる。なお、ハードマスク絶縁膜７０の組成は、ＳｉＯ２やＳｉＯＣ（酸化炭化ケイ素）などで構成される配線層間膜と異なる必要がある。
【００３２】
ここで、本実施形態における下層配線１１と、ＭＩＭキャパシタ２０と、の関係について図１、２を用いて説明する。
【００３３】
本実施形態の場合、ＭＩＭキャパシタ２０の下方には、下層配線１１のプロセス安定性や高集積の観点から、不要なスペースが存在することなく、設計基準に従ったピッチで複数の下層配線１１が敷き詰められる。しかし、上部電極２３のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されないように敷き詰められる。例えば、上部電極２３のいずれか一組の対向する二辺であるエッジ部の直下には下層配線１１が配置されないように敷き詰められる。このように、直下に下層配線１１が存在しないエッジ部は、下層配線１１のＨｉｌｌｏｃｋの影響を受けない。
【００３４】
上述した条件を満たす下層配線１１の配置としては、例えば、図１に示すように、複数の直線状の下層配線１１を等間隔で配置したパターンなどが該当する。図１は、上部電極２３の図中左右に位置する一組の対向する二辺であるエッジ部の直下に下層配線１１が配置されないパターンを示している。
【００３５】
このような下層配線１１と、ＭＩＭキャパシタ２０の関係をみたす半導体装置の場合、ＭＩＭキャパシタ２０の下方には、下層配線１１を配置しない下層配線配置禁止エリア（上部電極２３のエッジ部の直下）を一部設けているので、下層配線１１のプロセス安定性や高集積の観点を最優先し、不要なスペースが存在することなく、設計基準に従ったピッチで複数の下層配線１１を敷き詰めた場合に比べて、ＭＩＭキャパシタ２０の下方における下層配線１１の占有率は低減する。その結果、下層配線１１に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を低減することができ、リーク電流の発生率を低減することができる。また、下層配線１１を配置しない下層配線配置禁止エリア（上部電極２３のエッジ部の直下）を最小限に抑えているので、十分な、下層配線１１のプロセス安定性や高集積を確保することができる。
【００３６】
なお、下層配線１１を配置しない下層配線配置禁止エリアを一部設ける手段としては、上部電極２３のエッジ部の直下以外の領域を選択することも可能である。しかし、本実施形態のように、上部電極２３のエッジ部の直下に下層配線１１が存在しないよう構成することで、以下で説明する、発生したリーク電流を低減する構成も実現される。
【００３７】
また、下層配線１１に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を回避するため、ＭＩＭキャパシタ２０の下方に下層配線１１を全く配置しないよう構成する手段も考えられるが、高集積なＬＳＩの場合、ＭＩＭキャパシタ２０の下方に下層配線１１を配置しないという制限は困難である場合が多い。
【００３８】
ここで、上述した構成であっても、下層配線１１のＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を完全に回避することはできない。そこで、本実施形態の半導体装置は、ＭＩＭキャパシタ２０に構造破壊が生じた際に生じるリーク電流を、比較的低減することが可能な構成を備えてもよい。以下、この構成について説明する。
【００３９】
まず、容量誘電膜２２が断裂すると、図３に示すように、上部電極２３と上層配線３１を接続するビア４０と、容量誘電膜２２の欠陥発生位置と、下部電極２１と上層配線３１を接続するビア４１と、を経由してＭＩＭキャパシタ２０から漏れるリーク電流が生じる。
【００４０】
ＭＩＭキャパシタ２０から漏れるリーク電流を可能な限り小さくするためには、リーク電流に対するＭＩＭキャパシタ２０の抵抗を可能な限り大きくする手段が考えられる。具体的には、リーク電流がＭＩＭキャパシタ２０内を流れる距離を可能な限り大きくする手段が考えられる。すなわち、「上部電極２３とビア４０との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」＋「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」を可能な限り大きくすることで、リーク電流に対するＭＩＭキャパシタ２０の抵抗を可能な限り大きくすることができる。
【００４１】
ここで、一般的に、上層配線３１と上部電極２３とを接続するビア４０は、ＭＩＭキャパシタ２０の性能上、電極側の抵抗を可能な限り低減する目的で、できるだけ多く配置される。具体的には、設計基準に従ったピッチで、上部電極２３の平面略全面に配置されたりする。また、上層配線３１と下部電極２１とを接続するビア４１は、図１に示すような構成の場合、下部電極２１と下部電極２１より平面形状の小さい上部電極２３とを上下に重ね、上層配線３１側から見た際に、視認可能な領域（エリアＡ、Ｂ）の略全面に、設計基準に従ったピッチで複数設けられたりする。
【００４２】
かかる構成の場合、図８に示すように、上部電極２３０のエッジ部直下で容量誘電膜２２０に欠陥が生じた場合に、「上部電極２３０とビア４００との接点と、容量誘電膜２２０の欠陥発生位置と、を結ぶ距離」＋「下部電極２１０とビア４１０との接点と、容量誘電膜２２０の欠陥発生位置と、を結ぶ距離」が最小となる。すなわち、リーク電流に対するＭＩＭキャパシタ２００の抵抗が最小となり、ＭＩＭキャパシタ２００から漏れるリーク電流が最大となる。
【００４３】
本実施形態では、前記のようにリーク電流が最大となる事態を回避するため、上層配線３１と下部電極２１とを接続するビア４１は、直下に下層配線１１が配置されていない上部電極２３のエッジ部付近に配置されてもよい。
【００４４】
すなわち、図１に示すような、上部電極２３の図中左右に位置する一組の対向する二辺であるエッジ部の直下に下層配線１１が配置されていない構成の場合には、配置可能なすべての領域（エリアＡ、Ｂ）にビア４１を配置するのでなく、直下に下層配線１１が配置されていない上部電極２３のエッジ部付近、すなわち前記二辺から所定の距離以内のエリアであるエリアＡのみにビア４１を配置してもよい。
【００４５】
上述の通り、下層配線１１のＨｉｌｌｏｃｋに起因する容量誘電膜２２の欠陥は、下層配線１１上に発生する。図１の構成の場合、ビア４１を配置したエリアＡ付近の上部電極２３のエッジ部直下には下層配線１１が配置されていないので、このエッジ部直下の容量誘電膜２２に欠陥が発生する可能性は低い。その結果、図３に示すように、「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００４６】
なお、本発明者は、図４に示すように、近年一般的に普及しているＬＳＩ用半導体装置の場合、下層配線１１のＨｉｌｌｏｃｋの底面の横幅は２００ｎｍ程度であることを確認している。このＨｉｌｌｏｃｋが、前後左右に均等に広がりながら成長する場合、Ｈｉｌｌｏｃｋの底面は、Ｈｉｌｌｏｃｋの頂上の直下を中心として半径１００ｎｍの広がりをもつこととなる。
【００４７】
そこで、本実施形態では、図４、５に示すように、上部電極２３の平面のいずれか一以上の辺であるエッジ部またはいずれか一組の対向する二辺であるエッジ部の直下から１００ｎｍの距離以内は下層配線配置禁止エリアとし、当該エリアには下層配線１１を配置しないよう構成してもよい。そして、上層配線３１と下部電極２１とを接続するビア４１は、前記エッジ部付近に配置されてもよい。
【００４８】
このような構成の場合、前記エッジ部直下の容量誘電膜２２は下層配線１１のＨｉｌｌｏｃｋの影響をほとんど受けないこととなり、前記エッジ部直下の容量誘電膜２２の欠陥が発生する確率はさらに低減することとなる。その結果、図３に示すように、「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００４９】
また、本実施形態の場合、図１に示すように、上層配線３１（図１中、図示せず）と上部電極２３とを接続するビア４０の直下には下層配線１１が配置されないような構成にしてもよい。このように構成した場合、「上部電極２３とビア４０との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００５０】
次に、上述したような下層配線１１のパターンを設計するための下層配線設計装置、下層配線設計方法、および、プログラムの一例について説明する。
＜例１＞
【００５１】
本実施形態の下層配線設計装置の一例は、図６の機能ブロック図に示すように、ＭＩＭ配置位置決定部１と、下層配線配置禁止エリア情報取得部２と、下層配線配置禁止エリア情報保持部３と、禁止エリア考慮設計部４と、出力部５と、を備える。なお、下層配線配置禁止エリア特定条件を内部メモリに格納してもよい。そして、下層配線配置禁止エリア情報取得部２は下層配線配置禁止エリア特定条件を利用可能に構成してもよい。下層配線配置禁止エリア特定条件は、外部メモリに格納されていてもよい。
【００５２】
ＭＩＭ配置位置決定部１は、ＭＩＭキャパシタ２０の配置位置を決定するよう構成される。
【００５３】
具体的には、例えば、ディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示可能に構成し、前記表示したエリアをＭＩＭキャパシタ２０の配置位置の入力を受付けるためのインターフェイスとして利用して、操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を介してユーザからＭＩＭキャパシタ２０の配置位置の決定入力を受付けるよう構成してもよい。
【００５４】
または、操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を介してユーザから、配置するＭＩＭキャパシタ２０のサイズ、数などの入力を受付けると、あらかじめ定められたルールに従い、前記入力を受付けたサイズ、数のＭＩＭキャパシタ２０を規則的に配置することで、配置位置を決定するよう構成してもよい。
【００５５】
下層配線配置禁止エリア情報取得部２は、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）となるエリアを示す下層配線配置禁止エリア情報を取得するよう構成される。
【００５６】
具体的には、例えば、ディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示可能に構成し、ユーザから前記エッジ部となる辺の入力（位置、長さなどの入力、または、配置位置を決定したＭＩＭキャパシタ２０を表示し、表示しているＭＩＭキャパシタ２０を利用して、前記エッジ部となる辺の選択入力など）を受付けるよう構成する。そして、前記辺の入力を基に、あらかじめ保持している下層配線禁止エリアを特定するための条件（下層配線禁止エリア特定条件）に従い、前記辺の直下または前記辺の直下から所定の距離以内（例：１００ｎｍ）となるエリアを特定し、前記エリアを示す下層配線配置禁止エリア情報を生成、取得してもよい。
【００５７】
下層配線配置禁止エリア情報保持部３は、下層配線配置禁止エリア情報取得部２が取得した下層配線禁止エリア情報を保持するよう構成される。下層配線配置禁止エリア情報保持部３は、揮発性メモリで構成されてもよいし、不揮発性メモリで構成されてもよい。
【００５８】
禁止エリア考慮設計部４は、下層配線配置禁止エリア情報で特定されるエリアに下層配線１１を配置しないよう下層配線１１のパターンを設計するよう構成される。禁止エリア考慮設計部４は、従来の配線設計ツールに、下層配線配置禁止エリア情報取得部２または下層配線配置禁止エリア情報保持部３から下層配線禁止エリア情報を取得する手段と、取得した下層配線禁止エリア情報で特定されるエリア内に下層配線を配置しないルールを生成する手段と、前記ルールに従い下層配線を設計する手段と、を備えるよう構成することで、実現することができる。
【００５９】
出力部５は、禁止エリア考慮設計部４が設計したパターンを出力するよう構成される。前記出力は、ディスプレイへの出力、紙媒体への出力、無線または有線での他の機器へのデータの出力など、あらゆるケースが考えられる。
【００６０】
次に、上述した下層配線設計装置により実現される下層配線設計方法について説明する。
【００６１】
本実施形態の下層配線設計方法の一例は、第一工程Ｓ１と、第二工程Ｓ２と、第三工程Ｓ３と、を有する。
【００６２】
第一工程Ｓ１では、ＭＩＭキャパシタ２０の配置位置を決定する。当該工程は、下層配線１１のパターンを設計する工程（第三工程）の前に行われる。すなわち、ＭＩＭキャパシタ２０の配置位置は、下層配線１１の影響を受けない。当該工程は、例えば、下層配線設計装置に付属のディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示し、下層配線設計装置に付属の操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を用いてＭＩＭキャパシタ２０を配置する位置の決定入力を受付ける処理であってもよい。
【００６３】
第二工程Ｓ２では、配置位置が決定したＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）を下層配線配置禁止エリアとして特定する。当該工程は、例えば、ディスプレイに表示されている配置位置を特定したＭＩＭキャパシタ２０を利用して、ユーザから前記エッジ部とする辺の選択入力を受付け、あらかじめ保持している下層配線禁止エリアを特定するための条件（下層配線禁止エリア特定条件）に従い、前記選択入力を受付けた辺の直下または前記辺の直下から所定の距離以内（例：１００ｎｍ）を下層配線配置禁止エリアとして特定する処理であってもよい。
【００６４】
第三工程Ｓ３では、下層配線配置禁止エリアに下層配線１１を配置しないよう下層配線１１のパターンを設計する。当該工程は、従来の配線設計ツールを用いて実現してもよい。
【００６５】
上述した下層配線設計方法は、前記ＭＩＭキャパシタの配置位置を決定する第一ステップと、配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二ステップと、前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三ステップと、をコンピュータに実行させるためのプログラムにより実現することができる。なお、上述したプログラムは、上述したすべての処理を連続的に実行するような一つのプログラムであってもよいし、または、上述した処理を処理単位で複数に分割し、前記分割単位ごとの複数のプログラムの組み合わせにより実現されるプログラムであってもよい。
【００６６】
このような下層配線設計装置、下層配線設計方法、および、プログラムは、搭載するＭＩＭキャパシタ２０の容量が決まっているような場合、例えば、ＬＳＩに搭載するＭＩＭキャパシタ２０のサイズ、数などが設計上固定されているような場合に、有効である。
＜例２＞
【００６７】
本実施形態の下層配線設計装置の他の一例は、図７の機能ブロック図に示すように、下層配線設計部６と、下層配線考慮ＭＩＭ配置位置決定部７と、下層配線配置禁止エリア情報取得部２と、下層配線配置禁止エリア情報保持部３と、補正ルール保持部８と、補正部９と、出力部５と、を備える。なお、下層配線配置禁止エリア特定条件を内部メモリに格納してもよい。そして、下層配線配置禁止エリア情報取得部２は下層配線配置禁止エリア特定条件を利用可能に構成してもよい。下層配線配置禁止エリア特定条件は、外部メモリに格納されていてもよい。
【００６８】
下層配線設計部６は、下層配線１１のパターンを設計するよう構成される。下層配線設計部６は、従来の配線設計ツールにより実現される。なお、下層配線設計部６は、下層配線配置禁止エリアを考慮せずに下層配線１１のパターンを設計する点で、上述した禁止エリア考慮設計部４とは異なる。
【００６９】
下層配線考慮ＭＩＭ配置位置決定部７は、下層配線設計部６が設計したパターンを考慮して、ＭＩＭキャパシタ２０の配置位置を決定するよう構成される。
【００７０】
具体的には、例えば、下層配線設計部６が設計したパターンを考慮してユーザが決定したＭＩＭキャパシタ２０の配置位置の入力を、受け付けるよう構成してもよい。
【００７１】
または、あらかじめＭＩＭキャパシタ２０の形状、サイズの入力を受付け、内部メモリに保持しておき、下層配線設計部６が設計したパターンを考慮して、一以上のＭＩＭキャパシタ２０の配置位置を自動的に特定する。そして、特定した一以上の配置位置の中からユーザの選択入力を受付けることで、配置位置を決定するよう構成してもよい。かかる場合、下層配線考慮ＭＩＭ配置位置決定部７は、あらかじめ、ＭＩＭキャパシタ２０の配置位置を特定するためのルールを保持しておき、当該ルールに従って、配置位置を特定することとなる。
【００７２】
配置位置を決定するためのルールとしては、例えば、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）のエリアに下層配線１１が位置しないようなすべての配置位置を特定するようなルールであってもよい。または、前記ルールに加えて、さらに、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）のエリアに下層配線１１が位置する場合であっても、前記エリアにおける下層配線１１の占有率が所定の割合以下である配置位置を特定するようなルールであってもよい。
【００７３】
下層配線配置禁止エリア情報取得部２および下層配線配置禁止エリア情報保持部３については、上述した構成と同様であるので、ここでの詳細な説明は省略する。
【００７４】
補正ルール保持部８は、下層配線設計部６で設計された下層配線１１のパターンを補正するためのルールを保持するよう構成される。具体的には、補正ルール保持部８は、下層配線１１の最小ピッチ、形状、大きさ、などを定めたルールを保持する。補正ルール保持部８は、不揮発性メモリで構成するのが望ましい。
【００７５】
補正部９は、下層配線配置禁止エリア情報および補正ルールを利用して、下層配線設計部６で設計された下層配線１１のパターンを補正するよう構成される。具体的には、補正部９は、補正ルールで定められる下層配線１１の最小ピッチ、形状、大きさなどを守りながら、下層配線配置禁止エリア情報で特定されるエリアに下層配線１１が位置しないよう、下層配線１１のパターンを補正する。
【００７６】
出力部５は、補正部９が補正した補正後の下層配線１１のパターンを出力するよう構成される。なお、出力部５の構成については、上述した説明と同様であるので、ここでの詳細な説明は省略する。
【００７７】
次に、上述した下層配線設計装置により実現される下層配線設計方法について説明する。
【００７８】
本実施形態の下層配線設計方法の他の一例は、第一工程Ｓ１１と、第二工程Ｓ１２と、第三工程Ｓ１３と、を有する。
【００７９】
第一工程Ｓ１１では、下層配線１１のパターンを設計する。当該工程では、ＭＩＭキャパシタ２０の配置位置に影響されることなく、下層配線１１のパターンが設計される。当該工程は、従来の配線設計ツールを用いて実現してもよい。
【００８０】
第二工程Ｓ１２では、第一工程Ｓ１１で設計したパターンを基に、ＭＩＭキャパシタ２０の配置位置を決定する。当該工程は、例えば、下層配線設計装置に付属のディスプレイに、第一工程Ｓ１１で設計した下層配線１１のパターンを表示し、下層配線設計装置に付属の操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を用いて、ユーザからＭＩＭキャパシタ２０を配置する位置の決定入力を受付ける処理であってもよい。または、第一工程Ｓ１１で設計したパターンを基に、あらかじめ定められたルールに従いＭＩＭキャパシタ２０を配置する位置の候補を特定し、その後、ユーザから、前記候補の中から一以上の選択入力を受付ける処理であってもよい。
【００８１】
第三工程Ｓ１３では、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）に下層配線１１が存在しないよう、あらかじめ定められた補正ルール（下層配線１１の最小ピッチ、形状、大きさなど）に従い、第一工程Ｓ１１で設計した下層配線１１のパターンを補正する。当該工程における補正は、自動的に行う処理であってもよいし、または、ユーザから入力を受付けて行う補正であってもよい。ユーザから補正の入力を受付ける場合、受付けた補正内容があらかじめ定められた補正ルールに従ったものか判断し、判断の結果、補正ルールに従わないものである場合には、その旨を示す情報を、ディスプレイまたはスピーカを介して出力してもよい。
【００８２】
上述した下層配線設計方法は、前記下層配線のパターンを設計する第一ステップと、前記第一ステップで設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二ステップと、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三ステップと、をコンピュータに実行させるためのプログラムにより実現することができる。なお、上述したプログラムは、上述したすべての処理を連続的に実行するような一つのプログラムであってもよいし、または、上述した処理を処理単位で複数に分割し、前記分割単位ごとの複数のプログラムの組み合わせにより実現されるプログラムであってもよい。
【００８３】
このような下層配線設計装置、下層配線設計方法、および、プログラムは、ＭＩＭキャパシタ２０を搭載することは必須でないけれども、搭載できればより良い電気特性が望める回路の場合に、有効である。
【符号の説明】
【００８４】
１ ＭＩＭ配置位置決定部
２ 下層配線配置禁止エリア情報取得部
３ 下層配線配置禁止エリア情報保持部
４ 禁止エリア考慮設計部
５ 出力部
６ 下層配線設計部
７ 下層配線考慮ＭＩＭ配置位置決定部
８ 補正ルール保持部
９ 補正部
１０ 下層配線層
１１ 下層配線
２０ ＭＩＭキャパシタ
２１ 下部電極
２２ 容量誘電膜
２３ 上部電極
３０ 上層配線層
３１ 上層配線
４０ ビア
４１ ビア
５０ 配線キャップ膜
６０ 層間絶縁膜
７０ ハードマスク絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラムに関する。
【背景技術】
【０００２】
近年、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）分野において、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のみならずＤｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒとしても応用されている。このため、ＬＳＩの混載モジュールとしてのＭＩＭ構造の重要性は高まっており、ＬＳＩにＭＩＭ構造を搭載するのが一般的になってきている。
【０００３】
しかし、ＭＩＭキャパシタは、構造破壊などに起因してリーク電流の上昇を引き起こし、これによって、ＭＩＭキャパシタを搭載しているＬＳＩの故障や、システム全体の故障を誘発する恐れがある。そこで、ＭＩＭキャパシタに起因するリーク電流の上昇を低減する技術が望まれている。
【０００４】
このような技術としては、例えば、特許文献１に開示された技術がある。
【０００５】
特許文献１に開示された技術は、ＭＩＭキャパシタの下方に配置される銅配線を形成する工程として、層間絶縁層に形成された溝に銅を埋め、その後ＣＭＰプロセスを行う際に生じるＤｉｓｈｉｎｇ現象に起因したリーク電流の上昇を低減する技術である。さらに詳細には、Ｄｉｓｈｉｎｇ現象により、前記銅配線と前記層間絶縁層との境界に生じた段差に起因するリーク電流の上昇を低減する技術である。特許文献１には具体的構成として、銅配線と層間絶縁層からなる層の上に形成される銅拡散防止膜の上に、さらに、層間絶縁膜を形成し、その上に前記ＭＩＭキャパシタを形成した半導体装置が開示されている。この構造によれば、前記段差を前記層間絶縁膜で吸収することで、リーク電流の低減が実現されると記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２８９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図９に、ＭＩＭキャパシタを備えた半導体装置の断面概略図を示す。この図に示す半導体装置は、下部電極２１０、容量誘電膜２２０、上部電極２３０からなるＭＩＭキャパシタ２００の下方に、銅（Ｃｕ）またはアルミニウム（Ａｌ）を主成分とする下層配線１１０を有する。
【０００８】
ここで、下層配線１１０には、図示するように、結晶粒界から発生する下層配線１１０と同じ成分の突起であるＨｉｌｌｏｃｋが生じる恐れがある。このＨｉｌｌｏｃｋは、半導体装置の製造段階で生じる可能性があるが、下層配線層１００の上に形成される配線キャップ膜５００、層間絶縁膜６００、下部電極２１０、容量誘電膜２２０、上部電極２３０は、一般的にスパッタリングやＣＶＤにより形成されるため、Ｈｉｌｌｏｃｋによる突起形状は吸収されない。このため、Ｈｉｌｌｏｃｋによる突起形状は、下層配線層１００の上方に形成される膜に反映されてしまう。特に、容量誘電膜２２０は薄膜化しているため、Ｈｉｌｌｏｃｋによる突起形状を反映してしまうと、以降のプロセス温度や、層間膜の積層による応力などの影響で、図示するように断裂する可能性がある。容量誘電膜２２０が断裂すると、リーク電流の上昇を招いてしまう。
【０００９】
このように、ＭＩＭキャパシタ２００の下方に、ＣｕまたはＡｌを主成分とする下層配線１１０を有する構造の場合、下層配線１１０から生じるＨｉｌｌｏｃｋに起因して、ＭＩＭキャパシタ２００が構造破壊を引き起こし、これに起因して、リーク電流の上昇を招いてしまう。特許文献１に開示された半導体装置の構成であっても、下層配線１１０の上に形成される前記層間絶縁膜などの膜はＨｉｌｌｏｃｋによる突起形状を反映してしまうため、容量誘電膜２２０が断裂してしまう可能性がある。
【課題を解決するための手段】
【００１０】
本発明によれば、複数の下層配線を備える下層配線層と、前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、を備えた半導体装置であって、前記上部電極の平面形状は矩形に構成され、前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置が提供される。
【００１１】
本発明の半導体装置によれば、ＭＩＭキャパシタの下方に設けられる下層配線は、平面形状を矩形に構成された上部電極のいずれか一以上の辺であるエッジ部の直下には配置されないこととなる。かかる場合、ＭＩＭキャパシタの下方における下層配線のレイアウトの自由度は制限され、ＭＩＭキャパシタの下方における下層配線の占有率は低減する。
【００１２】
その結果、ＭＩＭキャパシタの下方に、設計基準に従ったピッチで複数の下層配線を敷き詰めた通常の半導体装置に比べて、下層配線に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタの構造破壊を低減することができ、リーク電流の発生率を低減することができる。また、下層配線を配置しない領域を必要以上に多くとっていないので、十分な、下層配線のプロセス安定性や高集積を確保することができる。
【００１３】
また、本発明によれば、前記半導体装置を設計するための下層配線設計方法であって、前記ＭＩＭキャパシタの配置位置を決定する第一工程と、配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二工程と、前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三工程と、を有する下層配線設計方法が提供される。
【００１４】
また、本発明によれば、前記半導体装置を設計するための下層配線設計方法であって、前記下層配線のパターンを設計する第一工程と、前記第一工程で設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二工程と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三工程と、を有する下層配線設計方法が提供される。
【００１５】
また、本発明によれば、前記半導体装置を設計する下層配線設計装置であって、前記ＭＩＭキャパシタの配置位置を決定するＭＩＭ配置位置決定部と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、前記下層配線配置禁止エリア情報で特定されるエリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する禁止エリア考慮設計部と、設計した前記下層配線の前記パターンを出力する出力部と、を有する下層配線設計装置が提供される。
【００１６】
また、本発明によれば、前記半導体装置を設計する下層配線設計装置であって、前記下層配線のパターンを設計する下層配線設計部と、前記下層配線設計部が設計した前記パターンを考慮して、前記ＭＩＭキャパシタの配置位置を決定する下層配線考慮ＭＩＭ配置位置決定部と、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、前記下層配線設計部で設計された前記下層配線の前記パターンを補正するための補正ルールを保持する補正ルール保持部と、前記下層配線配置禁止エリア情報および前記補正ルールを利用して、前記下層配線設計部で設計された前記下層配線の前記パターンを補正する補正部と、補正後の前記下層配線の前記パターンを出力する出力部と、を有する下層配線設計装置が提供される。
【００１７】
本発明の下層配線設計方法および下層配線設計装置によれば、ＭＩＭキャパシタの配置位置を決定した後に下層配線の設計を行うことも、下層配線の設計を行った後にＭＩＭキャパシタの配置位置を決定することも可能となる。その結果、半導体装置の要求性能に応じて、適切な下層配線を設計することが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラムによれば、ＭＩＭキャパシタの構造破壊の確率を低減することが可能となる。その結果、リーク電流の上昇を低減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の上部電極と下部電極と下層配線の関係を示す平面概略図である。
【図２】本実施形態の半導体装置の断面概略図である。
【図３】本実施形態の半導体装置の断面概略図である。
【図４】本実施形態の半導体装置の断面概略図である。
【図５】本実施形態の下層配線配置禁止エリアを説明するための概略図である。
【図６】本実施形態の下層配線設計装置の機能ブロック図である。
【図７】本実施形態の下層配線設計装置の機能ブロック図である。
【図８】ＭＩＭキャパシタの下方に下層配線を有する半導体装置の断面概略図である。
【図９】ＭＩＭキャパシタの下方に下層配線を有する半導体装置の断面概略図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
なお、下層配線設計装置を構成する各部は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム（あらかじめ装置を出荷する段階からメモリ内に格納されているプログラムのほか、ＣＤなどの記憶媒体やインターネット上のサーバなどからダウンロードされたプログラムも含む）、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インターフェイスを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。
【００２２】
また、本実施形態の説明において利用する図６、７の機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、下層配線設計装置は一つの物理的に分離した装置により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、二つ以上の物理的に分離した装置を有線または無線で接続し、これら複数の装置により、下層配線設計装置を実現してもよい。
＜構成＞
【００２３】
図２に、本実施形態の半導体装置の断面概略図を示す。また、図１に、本実施形態の半導体装置の上部電極２３と、下部電極２１と、下層配線１１の関係を示した平面図を示す。図１は、図２中上から下方向に、上部電極２３と、下部電極２１と、下層配線１１を見た平面図である。
【００２４】
図２に示すように、本実施形態の半導体装置は、下層配線層１０と、下部電極２１および容量誘電膜２２および上部電極２３からなるＭＩＭキャパシタ２０と、上層配線層３０と、ビア４０、４１と、を有する。なお、配線キャップ膜５０、層間絶縁膜６０、ハードマスク絶縁膜７０を有してもよい。
【００２５】
下層配線層１０は、複数の下層配線１１を備える。下層配線１１は、ＣｕまたはＡｌを主成分とする。
【００２６】
ＭＩＭキャパシタ２０は、下部電極２１と、容量誘電膜２２と、上部電極２３とを下からこの順に積層した構造で、下層配線層１０の上方に設けられる。
【００２７】
下部電極２１は、Ｔｉ（チタン）、Ｔａ（タンタル）などの金属、または、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）などの導電性金属窒化物から選ばれた少なくとも一つからなる。下部電極２１の平面形状は特段制限されないが、例えば、図１に示すように矩形であってもよい。
【００２８】
容量誘電膜２２は、ＳｉＮ（窒化シリコン）、Ｔａ２Ｏ５（酸化タンタル）、ＺｒＯ２（酸化ジルコニウム）、ＴｉＯ２（酸化チタン）、ＨｆＯ２（酸化ハフニウム）などから選ばれた少なくとも一つからなる。その他、ぺロブスカイト系構造の高誘電率膜などを容量誘電膜２２として用いることもできる。
【００２９】
上部電極２３は、Ｔｉ、Ｔａなどの金属、または、ＴｉＮ、ＴａＮなどの導電性金属窒化物から選ばれた少なくとも一つからなる。上部電極２３の平面形状は、図１に示すように矩形に構成され、下部電極２１の平面形状より小さい。
【００３０】
上層配線層３０は、ＭＩＭキャパシタ２０の上方に設けられ、ビア４１、４０を介して、下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える。上層配線３１およびビア４０、４１は、ＣｕまたはＡｌを主成分とする。なお、上層配線３１およびビア４０、４１は同じ成分を主成分としてもよい。
【００３１】
配線キャップ膜５０は、例えば、ＳｉＣ（炭化ケイ素）、または、ＳｉＣＮ（炭化窒化ケイ素）などから選ばれた少なくとも一つで構成することができる。また、層間絶縁膜６０は、例えば、ＳｉＯ２（二酸化ケイ素）で構成することができる。ハードマスク絶縁膜７０は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ（酸化窒化ケイ素）などから選ばれた少なくとも一つで構成することができる。なお、ハードマスク絶縁膜７０の組成は、ＳｉＯ２やＳｉＯＣ（酸化炭化ケイ素）などで構成される配線層間膜と異なる必要がある。
【００３２】
ここで、本実施形態における下層配線１１と、ＭＩＭキャパシタ２０と、の関係について図１、２を用いて説明する。
【００３３】
本実施形態の場合、ＭＩＭキャパシタ２０の下方には、下層配線１１のプロセス安定性や高集積の観点から、不要なスペースが存在することなく、設計基準に従ったピッチで複数の下層配線１１が敷き詰められる。しかし、上部電極２３のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されないように敷き詰められる。例えば、上部電極２３のいずれか一組の対向する二辺であるエッジ部の直下には下層配線１１が配置されないように敷き詰められる。このように、直下に下層配線１１が存在しないエッジ部は、下層配線１１のＨｉｌｌｏｃｋの影響を受けない。
【００３４】
上述した条件を満たす下層配線１１の配置としては、例えば、図１に示すように、複数の直線状の下層配線１１を等間隔で配置したパターンなどが該当する。図１は、上部電極２３の図中左右に位置する一組の対向する二辺であるエッジ部の直下に下層配線１１が配置されないパターンを示している。
【００３５】
このような下層配線１１と、ＭＩＭキャパシタ２０の関係をみたす半導体装置の場合、ＭＩＭキャパシタ２０の下方には、下層配線１１を配置しない下層配線配置禁止エリア（上部電極２３のエッジ部の直下）を一部設けているので、下層配線１１のプロセス安定性や高集積の観点を最優先し、不要なスペースが存在することなく、設計基準に従ったピッチで複数の下層配線１１を敷き詰めた場合に比べて、ＭＩＭキャパシタ２０の下方における下層配線１１の占有率は低減する。その結果、下層配線１１に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を低減することができ、リーク電流の発生率を低減することができる。また、下層配線１１を配置しない下層配線配置禁止エリア（上部電極２３のエッジ部の直下）を最小限に抑えているので、十分な、下層配線１１のプロセス安定性や高集積を確保することができる。
【００３６】
なお、下層配線１１を配置しない下層配線配置禁止エリアを一部設ける手段としては、上部電極２３のエッジ部の直下以外の領域を選択することも可能である。しかし、本実施形態のように、上部電極２３のエッジ部の直下に下層配線１１が存在しないよう構成することで、以下で説明する、発生したリーク電流を低減する構成も実現される。
【００３７】
また、下層配線１１に発生するＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を回避するため、ＭＩＭキャパシタ２０の下方に下層配線１１を全く配置しないよう構成する手段も考えられるが、高集積なＬＳＩの場合、ＭＩＭキャパシタ２０の下方に下層配線１１を配置しないという制限は困難である場合が多い。
【００３８】
ここで、上述した構成であっても、下層配線１１のＨｉｌｌｏｃｋに起因するＭＩＭキャパシタ２０の構造破壊を完全に回避することはできない。そこで、本実施形態の半導体装置は、ＭＩＭキャパシタ２０に構造破壊が生じた際に生じるリーク電流を、比較的低減することが可能な構成を備えてもよい。以下、この構成について説明する。
【００３９】
まず、容量誘電膜２２が断裂すると、図３に示すように、上部電極２３と上層配線３１を接続するビア４０と、容量誘電膜２２の欠陥発生位置と、下部電極２１と上層配線３１を接続するビア４１と、を経由してＭＩＭキャパシタ２０から漏れるリーク電流が生じる。
【００４０】
ＭＩＭキャパシタ２０から漏れるリーク電流を可能な限り小さくするためには、リーク電流に対するＭＩＭキャパシタ２０の抵抗を可能な限り大きくする手段が考えられる。具体的には、リーク電流がＭＩＭキャパシタ２０内を流れる距離を可能な限り大きくする手段が考えられる。すなわち、「上部電極２３とビア４０との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」＋「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」を可能な限り大きくすることで、リーク電流に対するＭＩＭキャパシタ２０の抵抗を可能な限り大きくすることができる。
【００４１】
ここで、一般的に、上層配線３１と上部電極２３とを接続するビア４０は、ＭＩＭキャパシタ２０の性能上、電極側の抵抗を可能な限り低減する目的で、できるだけ多く配置される。具体的には、設計基準に従ったピッチで、上部電極２３の平面略全面に配置されたりする。また、上層配線３１と下部電極２１とを接続するビア４１は、図１に示すような構成の場合、下部電極２１と下部電極２１より平面形状の小さい上部電極２３とを上下に重ね、上層配線３１側から見た際に、視認可能な領域（エリアＡ、Ｂ）の略全面に、設計基準に従ったピッチで複数設けられたりする。
【００４２】
かかる構成の場合、図８に示すように、上部電極２３０のエッジ部直下で容量誘電膜２２０に欠陥が生じた場合に、「上部電極２３０とビア４００との接点と、容量誘電膜２２０の欠陥発生位置と、を結ぶ距離」＋「下部電極２１０とビア４１０との接点と、容量誘電膜２２０の欠陥発生位置と、を結ぶ距離」が最小となる。すなわち、リーク電流に対するＭＩＭキャパシタ２００の抵抗が最小となり、ＭＩＭキャパシタ２００から漏れるリーク電流が最大となる。
【００４３】
本実施形態では、前記のようにリーク電流が最大となる事態を回避するため、上層配線３１と下部電極２１とを接続するビア４１は、直下に下層配線１１が配置されていない上部電極２３のエッジ部付近に配置されてもよい。
【００４４】
すなわち、図１に示すような、上部電極２３の図中左右に位置する一組の対向する二辺であるエッジ部の直下に下層配線１１が配置されていない構成の場合には、配置可能なすべての領域（エリアＡ、Ｂ）にビア４１を配置するのでなく、直下に下層配線１１が配置されていない上部電極２３のエッジ部付近、すなわち前記二辺から所定の距離以内のエリアであるエリアＡのみにビア４１を配置してもよい。
【００４５】
上述の通り、下層配線１１のＨｉｌｌｏｃｋに起因する容量誘電膜２２の欠陥は、下層配線１１上に発生する。図１の構成の場合、ビア４１を配置したエリアＡ付近の上部電極２３のエッジ部直下には下層配線１１が配置されていないので、このエッジ部直下の容量誘電膜２２に欠陥が発生する可能性は低い。その結果、図３に示すように、「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００４６】
なお、本発明者は、図４に示すように、近年一般的に普及しているＬＳＩ用半導体装置の場合、下層配線１１のＨｉｌｌｏｃｋの底面の横幅は２００ｎｍ程度であることを確認している。このＨｉｌｌｏｃｋが、前後左右に均等に広がりながら成長する場合、Ｈｉｌｌｏｃｋの底面は、Ｈｉｌｌｏｃｋの頂上の直下を中心として半径１００ｎｍの広がりをもつこととなる。
【００４７】
そこで、本実施形態では、図４、５に示すように、上部電極２３の平面のいずれか一以上の辺であるエッジ部またはいずれか一組の対向する二辺であるエッジ部の直下から１００ｎｍの距離以内は下層配線配置禁止エリアとし、当該エリアには下層配線１１を配置しないよう構成してもよい。そして、上層配線３１と下部電極２１とを接続するビア４１は、前記エッジ部付近に配置されてもよい。
【００４８】
このような構成の場合、前記エッジ部直下の容量誘電膜２２は下層配線１１のＨｉｌｌｏｃｋの影響をほとんど受けないこととなり、前記エッジ部直下の容量誘電膜２２の欠陥が発生する確率はさらに低減することとなる。その結果、図３に示すように、「下部電極２１とビア４１との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００４９】
また、本実施形態の場合、図１に示すように、上層配線３１（図１中、図示せず）と上部電極２３とを接続するビア４０の直下には下層配線１１が配置されないような構成にしてもよい。このように構成した場合、「上部電極２３とビア４０との接点と、容量誘電膜２２の欠陥発生位置と、を結ぶ距離」をある程度長くすることができ、リーク電流を低減することが実現される。
【００５０】
次に、上述したような下層配線１１のパターンを設計するための下層配線設計装置、下層配線設計方法、および、プログラムの一例について説明する。
＜例１＞
【００５１】
本実施形態の下層配線設計装置の一例は、図６の機能ブロック図に示すように、ＭＩＭ配置位置決定部１と、下層配線配置禁止エリア情報取得部２と、下層配線配置禁止エリア情報保持部３と、禁止エリア考慮設計部４と、出力部５と、を備える。なお、下層配線配置禁止エリア特定条件を内部メモリに格納してもよい。そして、下層配線配置禁止エリア情報取得部２は下層配線配置禁止エリア特定条件を利用可能に構成してもよい。下層配線配置禁止エリア特定条件は、外部メモリに格納されていてもよい。
【００５２】
ＭＩＭ配置位置決定部１は、ＭＩＭキャパシタ２０の配置位置を決定するよう構成される。
【００５３】
具体的には、例えば、ディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示可能に構成し、前記表示したエリアをＭＩＭキャパシタ２０の配置位置の入力を受付けるためのインターフェイスとして利用して、操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を介してユーザからＭＩＭキャパシタ２０の配置位置の決定入力を受付けるよう構成してもよい。
【００５４】
または、操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を介してユーザから、配置するＭＩＭキャパシタ２０のサイズ、数などの入力を受付けると、あらかじめ定められたルールに従い、前記入力を受付けたサイズ、数のＭＩＭキャパシタ２０を規則的に配置することで、配置位置を決定するよう構成してもよい。
【００５５】
下層配線配置禁止エリア情報取得部２は、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）となるエリアを示す下層配線配置禁止エリア情報を取得するよう構成される。
【００５６】
具体的には、例えば、ディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示可能に構成し、ユーザから前記エッジ部となる辺の入力（位置、長さなどの入力、または、配置位置を決定したＭＩＭキャパシタ２０を表示し、表示しているＭＩＭキャパシタ２０を利用して、前記エッジ部となる辺の選択入力など）を受付けるよう構成する。そして、前記辺の入力を基に、あらかじめ保持している下層配線禁止エリアを特定するための条件（下層配線禁止エリア特定条件）に従い、前記辺の直下または前記辺の直下から所定の距離以内（例：１００ｎｍ）となるエリアを特定し、前記エリアを示す下層配線配置禁止エリア情報を生成、取得してもよい。
【００５７】
下層配線配置禁止エリア情報保持部３は、下層配線配置禁止エリア情報取得部２が取得した下層配線禁止エリア情報を保持するよう構成される。下層配線配置禁止エリア情報保持部３は、揮発性メモリで構成されてもよいし、不揮発性メモリで構成されてもよい。
【００５８】
禁止エリア考慮設計部４は、下層配線配置禁止エリア情報で特定されるエリアに下層配線１１を配置しないよう下層配線１１のパターンを設計するよう構成される。禁止エリア考慮設計部４は、従来の配線設計ツールに、下層配線配置禁止エリア情報取得部２または下層配線配置禁止エリア情報保持部３から下層配線禁止エリア情報を取得する手段と、取得した下層配線禁止エリア情報で特定されるエリア内に下層配線を配置しないルールを生成する手段と、前記ルールに従い下層配線を設計する手段と、を備えるよう構成することで、実現することができる。
【００５９】
出力部５は、禁止エリア考慮設計部４が設計したパターンを出力するよう構成される。前記出力は、ディスプレイへの出力、紙媒体への出力、無線または有線での他の機器へのデータの出力など、あらゆるケースが考えられる。
【００６０】
次に、上述した下層配線設計装置により実現される下層配線設計方法について説明する。
【００６１】
本実施形態の下層配線設計方法の一例は、第一工程Ｓ１と、第二工程Ｓ２と、第三工程Ｓ３と、を有する。
【００６２】
第一工程Ｓ１では、ＭＩＭキャパシタ２０の配置位置を決定する。当該工程は、下層配線１１のパターンを設計する工程（第三工程）の前に行われる。すなわち、ＭＩＭキャパシタ２０の配置位置は、下層配線１１の影響を受けない。当該工程は、例えば、下層配線設計装置に付属のディスプレイにＭＩＭキャパシタ２０を配置可能なエリアを表示し、下層配線設計装置に付属の操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を用いてＭＩＭキャパシタ２０を配置する位置の決定入力を受付ける処理であってもよい。
【００６３】
第二工程Ｓ２では、配置位置が決定したＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）を下層配線配置禁止エリアとして特定する。当該工程は、例えば、ディスプレイに表示されている配置位置を特定したＭＩＭキャパシタ２０を利用して、ユーザから前記エッジ部とする辺の選択入力を受付け、あらかじめ保持している下層配線禁止エリアを特定するための条件（下層配線禁止エリア特定条件）に従い、前記選択入力を受付けた辺の直下または前記辺の直下から所定の距離以内（例：１００ｎｍ）を下層配線配置禁止エリアとして特定する処理であってもよい。
【００６４】
第三工程Ｓ３では、下層配線配置禁止エリアに下層配線１１を配置しないよう下層配線１１のパターンを設計する。当該工程は、従来の配線設計ツールを用いて実現してもよい。
【００６５】
上述した下層配線設計方法は、前記ＭＩＭキャパシタの配置位置を決定する第一ステップと、配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二ステップと、前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三ステップと、をコンピュータに実行させるためのプログラムにより実現することができる。なお、上述したプログラムは、上述したすべての処理を連続的に実行するような一つのプログラムであってもよいし、または、上述した処理を処理単位で複数に分割し、前記分割単位ごとの複数のプログラムの組み合わせにより実現されるプログラムであってもよい。
【００６６】
このような下層配線設計装置、下層配線設計方法、および、プログラムは、搭載するＭＩＭキャパシタ２０の容量が決まっているような場合、例えば、ＬＳＩに搭載するＭＩＭキャパシタ２０のサイズ、数などが設計上固定されているような場合に、有効である。
＜例２＞
【００６７】
本実施形態の下層配線設計装置の他の一例は、図７の機能ブロック図に示すように、下層配線設計部６と、下層配線考慮ＭＩＭ配置位置決定部７と、下層配線配置禁止エリア情報取得部２と、下層配線配置禁止エリア情報保持部３と、補正ルール保持部８と、補正部９と、出力部５と、を備える。なお、下層配線配置禁止エリア特定条件を内部メモリに格納してもよい。そして、下層配線配置禁止エリア情報取得部２は下層配線配置禁止エリア特定条件を利用可能に構成してもよい。下層配線配置禁止エリア特定条件は、外部メモリに格納されていてもよい。
【００６８】
下層配線設計部６は、下層配線１１のパターンを設計するよう構成される。下層配線設計部６は、従来の配線設計ツールにより実現される。なお、下層配線設計部６は、下層配線配置禁止エリアを考慮せずに下層配線１１のパターンを設計する点で、上述した禁止エリア考慮設計部４とは異なる。
【００６９】
下層配線考慮ＭＩＭ配置位置決定部７は、下層配線設計部６が設計したパターンを考慮して、ＭＩＭキャパシタ２０の配置位置を決定するよう構成される。
【００７０】
具体的には、例えば、下層配線設計部６が設計したパターンを考慮してユーザが決定したＭＩＭキャパシタ２０の配置位置の入力を、受け付けるよう構成してもよい。
【００７１】
または、あらかじめＭＩＭキャパシタ２０の形状、サイズの入力を受付け、内部メモリに保持しておき、下層配線設計部６が設計したパターンを考慮して、一以上のＭＩＭキャパシタ２０の配置位置を自動的に特定する。そして、特定した一以上の配置位置の中からユーザの選択入力を受付けることで、配置位置を決定するよう構成してもよい。かかる場合、下層配線考慮ＭＩＭ配置位置決定部７は、あらかじめ、ＭＩＭキャパシタ２０の配置位置を特定するためのルールを保持しておき、当該ルールに従って、配置位置を特定することとなる。
【００７２】
配置位置を決定するためのルールとしては、例えば、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）のエリアに下層配線１１が位置しないようなすべての配置位置を特定するようなルールであってもよい。または、前記ルールに加えて、さらに、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）のエリアに下層配線１１が位置する場合であっても、前記エリアにおける下層配線１１の占有率が所定の割合以下である配置位置を特定するようなルールであってもよい。
【００７３】
下層配線配置禁止エリア情報取得部２および下層配線配置禁止エリア情報保持部３については、上述した構成と同様であるので、ここでの詳細な説明は省略する。
【００７４】
補正ルール保持部８は、下層配線設計部６で設計された下層配線１１のパターンを補正するためのルールを保持するよう構成される。具体的には、補正ルール保持部８は、下層配線１１の最小ピッチ、形状、大きさ、などを定めたルールを保持する。補正ルール保持部８は、不揮発性メモリで構成するのが望ましい。
【００７５】
補正部９は、下層配線配置禁止エリア情報および補正ルールを利用して、下層配線設計部６で設計された下層配線１１のパターンを補正するよう構成される。具体的には、補正部９は、補正ルールで定められる下層配線１１の最小ピッチ、形状、大きさなどを守りながら、下層配線配置禁止エリア情報で特定されるエリアに下層配線１１が位置しないよう、下層配線１１のパターンを補正する。
【００７６】
出力部５は、補正部９が補正した補正後の下層配線１１のパターンを出力するよう構成される。なお、出力部５の構成については、上述した説明と同様であるので、ここでの詳細な説明は省略する。
【００７７】
次に、上述した下層配線設計装置により実現される下層配線設計方法について説明する。
【００７８】
本実施形態の下層配線設計方法の他の一例は、第一工程Ｓ１１と、第二工程Ｓ１２と、第三工程Ｓ１３と、を有する。
【００７９】
第一工程Ｓ１１では、下層配線１１のパターンを設計する。当該工程では、ＭＩＭキャパシタ２０の配置位置に影響されることなく、下層配線１１のパターンが設計される。当該工程は、従来の配線設計ツールを用いて実現してもよい。
【００８０】
第二工程Ｓ１２では、第一工程Ｓ１１で設計したパターンを基に、ＭＩＭキャパシタ２０の配置位置を決定する。当該工程は、例えば、下層配線設計装置に付属のディスプレイに、第一工程Ｓ１１で設計した下層配線１１のパターンを表示し、下層配線設計装置に付属の操作デバイス（例：十字キー、マウス、キーボード、タッチパネルなど）を用いて、ユーザからＭＩＭキャパシタ２０を配置する位置の決定入力を受付ける処理であってもよい。または、第一工程Ｓ１１で設計したパターンを基に、あらかじめ定められたルールに従いＭＩＭキャパシタ２０を配置する位置の候補を特定し、その後、ユーザから、前記候補の中から一以上の選択入力を受付ける処理であってもよい。
【００８１】
第三工程Ｓ１３では、ＭＩＭキャパシタ２０の上部電極２３の平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内（例：１００ｎｍ）に下層配線１１が存在しないよう、あらかじめ定められた補正ルール（下層配線１１の最小ピッチ、形状、大きさなど）に従い、第一工程Ｓ１１で設計した下層配線１１のパターンを補正する。当該工程における補正は、自動的に行う処理であってもよいし、または、ユーザから入力を受付けて行う補正であってもよい。ユーザから補正の入力を受付ける場合、受付けた補正内容があらかじめ定められた補正ルールに従ったものか判断し、判断の結果、補正ルールに従わないものである場合には、その旨を示す情報を、ディスプレイまたはスピーカを介して出力してもよい。
【００８２】
上述した下層配線設計方法は、前記下層配線のパターンを設計する第一ステップと、前記第一ステップで設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二ステップと、前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三ステップと、をコンピュータに実行させるためのプログラムにより実現することができる。なお、上述したプログラムは、上述したすべての処理を連続的に実行するような一つのプログラムであってもよいし、または、上述した処理を処理単位で複数に分割し、前記分割単位ごとの複数のプログラムの組み合わせにより実現されるプログラムであってもよい。
【００８３】
このような下層配線設計装置、下層配線設計方法、および、プログラムは、ＭＩＭキャパシタ２０を搭載することは必須でないけれども、搭載できればより良い電気特性が望める回路の場合に、有効である。
【符号の説明】
【００８４】
１ ＭＩＭ配置位置決定部
２ 下層配線配置禁止エリア情報取得部
３ 下層配線配置禁止エリア情報保持部
４ 禁止エリア考慮設計部
５ 出力部
６ 下層配線設計部
７ 下層配線考慮ＭＩＭ配置位置決定部
８ 補正ルール保持部
９ 補正部
１０ 下層配線層
１１ 下層配線
２０ ＭＩＭキャパシタ
２１ 下部電極
２２ 容量誘電膜
２３ 上部電極
３０ 上層配線層
３１ 上層配線
４０ ビア
４１ ビア
５０ 配線キャップ膜
６０ 層間絶縁膜
７０ ハードマスク絶縁膜
【特許請求の範囲】
【請求項１】
複数の下層配線を備える下層配線層と、
前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、
前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、
を備えた半導体装置であって、
前記上部電極の平面形状は矩形に構成され、
前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置。
【請求項２】
前記上部電極の前記平面いずれか一組の対向する二辺であるエッジ部の直下には前記下層配線が配置されていない請求項１に記載の半導体装置。
【請求項３】
前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下から１００ｎｍの距離以内には前記下層配線が配置されていない請求項１または２に記載の半導体装置。
【請求項４】
前記上部電極の真下に位置する前記下層配線は、
複数の直線状の前記下層配線を等間隔で配置したパターンを形成する請求項１から３のいずれか一に記載の半導体装置。
【請求項５】
前記上層配線と前記下部電極とを接続する前記ビアは、直下に前記下層配線が配置されていない前記上部電極のエッジ部付近に配置される請求項１から４のいずれか一に記載の半導体装置。
【請求項６】
前記上層配線と前記上部電極とを接続する前記ビアの直下には前記下層配線が配置されていない請求項１から５のいずれか一に記載の半導体装置。
【請求項７】
請求項１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記ＭＩＭキャパシタの配置位置を決定する第一工程と、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二工程と、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三工程と、
を有する下層配線設計方法。
【請求項８】
請求項１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記下層配線のパターンを設計する第一工程と、
前記第一工程で設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二工程と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三工程と、
を有する下層配線設計方法。
【請求項９】
請求項１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記ＭＩＭキャパシタの配置位置を決定するＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線配置禁止エリア情報で特定されるエリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する禁止エリア考慮設計部と、
設計した前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
【請求項１０】
請求項１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記下層配線のパターンを設計する下層配線設計部と、
前記下層配線設計部が設計した前記パターンを考慮して、前記ＭＩＭキャパシタの配置位置を決定する下層配線考慮ＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線設計部で設計された前記下層配線の前記パターンを補正するための補正ルールを保持する補正ルール保持部と、
前記下層配線配置禁止エリア情報および前記補正ルールを利用して、前記下層配線設計部で設計された前記下層配線の前記パターンを補正する補正部と、
補正後の前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
【請求項１１】
請求項１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記ＭＩＭキャパシタの配置位置を決定する第一ステップと、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二ステップと、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三ステップと、
をコンピュータに実行させるためのプログラム。
【請求項１２】
請求項１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記下層配線のパターンを設計する第一ステップと、
前記第一ステップで設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二ステップと、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三ステップと、
をコンピュータに実行させるためのプログラム。
【請求項１】
複数の下層配線を備える下層配線層と、
前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、
前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、
を備えた半導体装置であって、
前記上部電極の平面形状は矩形に構成され、
前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置。
【請求項２】
前記上部電極の前記平面いずれか一組の対向する二辺であるエッジ部の直下には前記下層配線が配置されていない請求項１に記載の半導体装置。
【請求項３】
前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下から１００ｎｍの距離以内には前記下層配線が配置されていない請求項１または２に記載の半導体装置。
【請求項４】
前記上部電極の真下に位置する前記下層配線は、
複数の直線状の前記下層配線を等間隔で配置したパターンを形成する請求項１から３のいずれか一に記載の半導体装置。
【請求項５】
前記上層配線と前記下部電極とを接続する前記ビアは、直下に前記下層配線が配置されていない前記上部電極のエッジ部付近に配置される請求項１から４のいずれか一に記載の半導体装置。
【請求項６】
前記上層配線と前記上部電極とを接続する前記ビアの直下には前記下層配線が配置されていない請求項１から５のいずれか一に記載の半導体装置。
【請求項７】
請求項１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記ＭＩＭキャパシタの配置位置を決定する第一工程と、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二工程と、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三工程と、
を有する下層配線設計方法。
【請求項８】
請求項１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記下層配線のパターンを設計する第一工程と、
前記第一工程で設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二工程と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三工程と、
を有する下層配線設計方法。
【請求項９】
請求項１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記ＭＩＭキャパシタの配置位置を決定するＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線配置禁止エリア情報で特定されるエリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する禁止エリア考慮設計部と、
設計した前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
【請求項１０】
請求項１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記下層配線のパターンを設計する下層配線設計部と、
前記下層配線設計部が設計した前記パターンを考慮して、前記ＭＩＭキャパシタの配置位置を決定する下層配線考慮ＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線設計部で設計された前記下層配線の前記パターンを補正するための補正ルールを保持する補正ルール保持部と、
前記下層配線配置禁止エリア情報および前記補正ルールを利用して、前記下層配線設計部で設計された前記下層配線の前記パターンを補正する補正部と、
補正後の前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
【請求項１１】
請求項１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記ＭＩＭキャパシタの配置位置を決定する第一ステップと、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二ステップと、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三ステップと、
をコンピュータに実行させるためのプログラム。
【請求項１２】
請求項１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記下層配線のパターンを設計する第一ステップと、
前記第一ステップで設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二ステップと、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三ステップと、
をコンピュータに実行させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２７８１５９（Ｐ２０１０−２７８１５９Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２８２２８（Ｐ２００９−１２８２２８）
【出願日】平成２１年５月２７日（２００９．５．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２７日（２００９．５．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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