【課題】情報が読み取られることを防止する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置１０は、コンタクト１５ａを有する第２絶縁層１５と、コンタクト１７ａを有する第３絶縁層１７と、第２絶縁層１５と第３絶縁層１７との間に配置された第２配線層１６と、を備え、コンタクト１５ａとコンタクト１７ａとの間の第２配線層１６の部分には配線が配置されておらず、コンタクト１５ａとコンタクト１７ａとの間の距離は、コンタクト１５ａ又はコンタクト１７ａと、第２絶縁層１５及び第３絶縁層１７及び第２配線層１６内の他のコンタクト又は配線との間の距離よりも短い。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
【解決手段】実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】簡易モデルを使用しても、電源ノイズを高精度かつ高速で解析することのできる電源ノイズ解析方法を提供する。
【解決手段】実施形態の電源ノイズ解析方法は、スイッチング部モデル１１と非スイッチング部モデル１２とを備える簡易モデル１を用い、半導体集積回路のトグル率の時間軸上の変化を表すトグル率時系列データを生成するステップと、トグル率時系列データにもとづいて簡易モデル１の容量ＣＬ、Ｃｎｓｗの容量値の時間軸上の変化を表す容量値時系列データを生成するステップと、簡易モデル１および容量値時系列データを用いて電源ノイズの解析を行うステップとを有する。電源ノイズの解析を行うステップは、スイッチング部モデル１１のスイッチＳＷのスイッチング区間ごとに容量値時系列データから該当区間の容量値を取得し、前区間の過渡解析の結果を引き継ぎながら次区間の過渡解析を実行する。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域３と階層ブロック用のユニットセル配置領域４とを含む階層ブロック配置領域２を、チップ領域１に設定し、チップ領域１における階層ブロック配置領域２を包囲する周辺領域５のユニットセル配置領域、および、階層ブロック配置領域２内の空きユニットセル配置領域３を用いて、配置配線を行う。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減する。
【解決手段】ロジック回路の形成領域（１１４）は、所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）とを備える。特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。 （もっと読む）

【課題】 ＣＡＤ装置で，スイッチング電源回路の方式を自動的に判別することを目的とする。
【解決手段】 ＣＡＤ装置１は，判別対象とするスイッチング電源回路が配置されている基板に実装される部品およびネットの情報を示す実装ＣＡＤ情報２，ならびに前記基板に配置される各部品の部品種別，部品内部の透過接続情報およびピン属性を示す部品情報３をもとに，スイッチング電源回路から開始かつ終了する経路を抽出し，該経路に接続する部品および接続関係を示すスイッチング電源回路経路情報１４を生成する経路情報抽出部１３と，スイッチング電源回路の経路に接続する部品および接続関係にもとづいてスイッチング電源回路の方式を定める条件をもとに，スイッチング電源回路経路情報１４から，判定対象のスイッチング電源回路の方式を判定する回路方式判定部１５とを備える。 （もっと読む）

【課題】低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更し、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成する。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量セルを、それぞれの回路モジュールに近接配置することができる半導体集積回路の設計方法を提供する。
【解決手段】本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、複数の回路モジュールのそれぞれの、複数の論理セルおよび複数の論理セルの端子間の接続の情報を記述するネットリストに、複数の論理セルに電源を供給する電源配線間に接続されるセルであり、複数の論理セルのいずれとも独立で、かつ、複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、複数の論理セルおよび複数の容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、回路モジュールのそれぞれに対応する、複数の論理セルおよび容量セルを配置する配置領域を設定し、複数の論理セルおよび容量セルを対応する配置領域内に配置する工程を含む。 （もっと読む）

【課題】銅を主成分とする配線層を有し、かつヒューズの切断によって特性の悪化を招くことのない半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、銅を主成分とするメタル配線３４と、メタル配線３４よりも上層に形成された最上層配線５と、メタル配線３４と最上層配線５との間を接続するためのプラグ９が形成されるプラグ形成層１０に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜４とを含む。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能なレイアウト設計装置を提供すること。
【解決手段】レイアウト設計装置２１は、回路データ２４の中から特性を一致させる必要があるトランジスタ、抵抗、容量素子群を抽出し、トランジスタ、抵抗、容量素子群の接続関係に基づいてトランジスタ、抵抗、容量素子群に含まれる複数のトランジスタ、抵抗、容量素子によって構成される所定の機能を有する回路、たとえば差動回路、差動負荷回路およびミラー回路を特定する。そして、特定された回路の種別に応じてレイアウト制約３０を生成し、レイアウト制約３０に基づいて配置配線を行なう。したがって、アナログ回路のレイアウト制約３０を自動的に付加することができ、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能となる。 （もっと読む）