【課題】シュミットトリガバッファのテストを短時間で行うことができ、テストコストを削減することができるテスト回路およびテスト方法を提供する。
【解決手段】シュミットトリガバッファのテスト回路は、シュミットトリガバッファの入力端子に接続され、その出力信号がハイレベルの場合に、第１の制御信号に応じて、シュミットトリガバッファの入力端子をディスチャージする回路と、シュミットトリガバッファの入力端子に接続され、その出力信号がローレベルの場合に、第２の制御信号に応じて、シュミットトリガバッファの入力端子をチャージアップする回路と、テスト時に、シュミットトリガバッファの入力端子とグランドとの間に接続される第１のコンデンサと、テスト時に、第１のコンデンサと並列に、一方の端子がシュミットトリガバッファの入力端子に接続される第２のコンデンサとを備えている。 （もっと読む）

【課題】回路の集積度の向上を図ることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路のプログラム素子のゲート電極は、第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含む。プログラム素子にデータを書き込むための書き込み動作モードにおいては、電圧供給端子の電位を正の書き込み電位に設定するとともに、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンすることにより、シリサイド膜をエレクトロマイグレーションさせ、プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、電圧供給端子の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号により第２のＭＯＳトランジスタを所定期間オンした後、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンする。 （もっと読む）

【課題】回路パターンの形状のばらつきを抑制しつつ、半導体装置を小型化することができる半導体装置を提供する。
【解決手段】この半導体装置１０は、複数の回路パターン１４０及び第１のダミーパターン１４２を備える。複数の回路パターン１４０は、互いに等間隔で配置され、回路の一部として使用される。複数の回路パターン１４０は、最も外側に位置する２つの回路パターン１４０ｂと、他の回路パターン１４０ａに分けられる。第１のダミーパターン１４２は、２つの回路パターン１４０ｂそれぞれの外側に配置されている。回路パターン１４０ｂと第１のダミーパターン１４２の間隔は、回路パターン１４０の配置間隔Ｓに等しい。そして、第１のダミーパターン１４２の幅Ｗ₂はいずれの回路パターン１４０の幅Ｗ₁より狭く、例えば最小デザインルールで規定されている幅である。 （もっと読む）

【課題】 先端プロセスで必要となる、静電耐圧特性を向上させたクロスカップル型に代表される、デカップリングキャパシタを用いた際のＩＲドロップによる電源ノイズの低減を実現する回路を提供する。または、共振による電源ノイズを抑制するための回路を提供することにある。
【解決手段】 静電耐圧特性を向上させた、クロスカップル型デカップリングキャパシタを構成するＭＯＳトランジスタを低Ｖｔｈ化することで、ソース・ドレイン間抵抗を低減し、ＩＲドロップを低減する。
また、共振による電源ノイズを抑制するためには、ダンピング抵抗が有効であり、ＭＯＳトランジスタのソース・ドレイン間抵抗をダンピング抵抗として利用する。このときに必要な抵抗値を、Ｖｔｈ種の異なるＭＯＳトランジスタで構成したデカップリングキャパシタを組み合わることで、必要な抵抗値を実現する。 （もっと読む）

【課題】局所的に発生する不良を容易に検出すること。
【解決手段】バッファ回路３１ａの寿命を予測するためのモニタ回路３８ａは、駆動電圧ＶＣａを供給する配線Ｌ２１と、低電圧ＶＳＳを供給する配線Ｌ２４と、バッファ部Ｂ２と、電源配線Ｌ２１とバッファ部Ｂ２とを接続する配線Ｌ２２と、電源配線Ｌ２４とバッファ部Ｂ１とを接続する配線Ｌ２３とを有している。配線Ｌ２２は、バッファ回路３１ａの配線Ｌ１２と同じ幅に形成され、配線Ｌ２３は、バッファ回路３１ａの配線Ｌ１３と比べて、実質的な幅が狭く形成されている。これにより、モニタ回路３８ａの配線Ｌ２３は、バッファ回路３１ａの配線Ｌ１３と比べて電流密度に対する許容値が小さい。 （もっと読む）

【課題】不要な配線を設けることなくインダクタの特性値を調整することができる半導体装置及びその製造方法を提供する。
【解決手段】インダクタ４２にスパイラル形状に沿って予め定められた間隔でパッド４４Ａ，４４Ｂ，４４Ｃを設け、インダクタ４２の特性を示す特性値を測定し、測定した特性値と予め定められた目標値との差を算出し、パッド４４Ａ，４４Ｂ，４４Ｃのうち、電気的に接続した際に当該差が最も小さくなるものとして予め定められたパッド間を配線９２で電気的に接続する。 （もっと読む）

【課題】多くの種類のキャパシタセルを準備せずに、ノイズ低減に必要な容量を半導体集積回路に追加する。
【解決手段】本発明による半導体集積回路の設計支援装置は、ＤＲＣ部と、修正部とを具備する。ＤＲＣ部は、キャパシタセルにおける内部配線のレイアウト情報と、設計対象の半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行う。修正部は、ＤＲＣ部がエラーと判定した場合、内部配線のレイアウト情報を半導体集積回路における信号配線のレイアウト情報に統合する。又、修正部は、統合されたレイアウト情報から、内部配線におけるエラー箇所を削除する。 （もっと読む）

【課題】クロストークノイズ等の信号ノイズに対する対策をより効果的に行うことのできる半導体集積回路を得る。
【解決手段】ドライバセル１１〜レシーバセル２１間の出力線ＬＯ１１とドライバセル１２〜レシーバセル２２間の出力線ＬＯ１２との間とは０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１２の配線幅の３倍）以下の配線間距離を隔てて隣接配置されている。出力線ＬＯ１２を駆動するドライバセル１２は、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２より構成される。ＰＭＯＳトランジスタＱＰ１２のゲート電極とバックゲート端子ＢＰ１２とが抵抗Ｒ１を介して接続され、ＮＭＯＳトランジスタＱＮ１２のゲート電極とバックゲート端子ＢＮ１２とが抵抗Ｒ２を介して接続される。抵抗Ｒ１及び抵抗Ｒ２は少なくとも１００ｋΩ以上の高抵抗値に設定される。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

【課題】無線通信可能な半導体装置において、信頼性を向上させることを課題とする。
【解決手段】冗長回路として複数の機能回路１０１を有し、機能回路１０１は、アンテナ１０２と、半導体集積回路１０３と、を有し、複数の機能回路１０１は、繊維体に樹脂が含浸された同一の封止層に覆われる。さらに半導体集積回路１０３は、アンテナ１０２に電気的に接続された送受信回路１０４と、送受信回路１０４に電気的に接続された電源回路１０５と、送受信回路１０４及び電源回路１０５に電気的に接続されたロジック回路１０６が設けられた構成とする。 （もっと読む）

【課題】クロスプロービングに必要なマッピング情報の作成を容易に行うこと。
【解決手段】本発明に係る半導体集積回路のレイアウト設計方法は、レイアウトデータから抽出したレイアウトネットリストを縮退し、縮退後のレイアウトネットリストと回路図ネットリストとを比較し、縮退後のレイアウトセルと回路素子とのレイアウト回路対応表を作成するレイアウト設計方法であって、縮退前後のレイアウトネットリストに基づいて縮退前後対応表を作成し、縮退前のレイアウトセル枠内のレイアウト素子数をカウントし、カウントしたレイアウト素子数と縮退素子数とを比較し、前記レイアウトセルと前記回路素子とを対応付けるマッピング情報を作成するものである。 （もっと読む）

【課題】遅延時間を調整するために信号用回路を変更した場合に外部配線によって遅延時間が変化させられることを回避することが可能な半導体集積回路を提供すること。
【解決手段】この半導体集積回路は、信号用回路１０Ｂを含む。信号用回路１０Ｂは、入力端子ＩＮから入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子ＯＵＴから出力する。信号用回路１０Ｂは、入力信号に対して出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部ＡＪ１〜ＡＪ３を有する。半導体集積回路は、信号用回路１０Ｂ以外の回路を構成する外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間に配置されたシールド用導体１２ｃ，１２ｄを備える。 （もっと読む）

【課題】ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。
【解決手段】本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域と、を備える。 （もっと読む）

【課題】プリント配線基板上の電源回路をノイズに対し安定になるように自動的に設計する電源回路の設計支援装置を提供する。
【解決手段】プリント配線基板の情報を入力することにより、電源回路の電源ノイズ特性を導出させ、この電源ノイズ特性が予め決められた判定基準を満たすかどうかを判定し、判定基準を満たさない場合、半導体集積回路内部に容量を追加するという変更を行なうことで、プリント配線基板の電源回路が、ノイズに対し安定に設計されているかが判定できるように構成している。電源ノイズ特性を求める際に、等価回路モデルを用いて回路解析する手法を選択することにより、電源ノイズ特性を精度良く定量的に導出することが可能である。また、追加する容量についても、実際に追加する容量セルの等価回路モデルを使用することにより、容量が内部に追加される半導体集積回路の等価回路モデルを容易に作成できる。 （もっと読む）

【課題】デカップリング容量が占める領域が最適化された半導体装置を提供すること。
【解決手段】半導体装置２１は、第１電源線ＬＨと第２電源線ＬＬとの間に接続されたインスタンス３２ａ〜３２ｃと、第１電源線ＬＨと第２電源線ＬＬとの間に接続されたデカップリング容量３３とを有する。インスタンス３２ａ〜３２ｃには、信号が伝播される配線ＬＳが接続されている。デカップリング容量３３の容量値は、配線ＬＳにおける入力信号の変化から出力信号の変化までの期間に依存する許容遅延変動量と、第１電源線ＬＨと第２電源線ＬＬとの間の電圧に依存する許容電圧変動量に基づく容量値である。 （もっと読む）

【課題】レーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅをプログラム設定してチップ特性を調整する。
【解決手段】１個のコンデンサ１１と３個のトランジスタ１２〜１４という簡易な構成であり、モールド後、最終製品のパッケージ実装状態において、通常動作電圧よりも高いプログラム電圧を生成してｅ−ｆｕｓｅ２１をプログラムすることにより、トリミング調整信号Ｆを出力して、チップ特性を調整することが可能である。テストモード時には、ｅ−ｆｕｓｅ２１をプログラムするためにプログラム用電源回路１０Ａが動作し、それ以外の回路は動作していないことから、プログラム用電源回路１０Ａを構成するコンデンサ１１は、テストモード以外の通常動作モードにおいてプログラム用電源回路以外の回路のコンデンサと兼用することもできる。 （もっと読む）

【課題】ディッシングを抑制する。
【解決手段】半導体装置は、複数の銅配線層と複数の絶縁層が交互に積層されて構成される。低インピーダンス配線は、所定の領域を占有して形成される。第１配線群は、第１の銅配線層に所定の間隔ｄ１を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線Ｌｃ１を含む。第２配線群は、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔ｄ２を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線Ｌｃ２を含む。第１配線群が占める領域ＲＧＮ１と、第２配線群が占める領域ＲＧＮ２と、所定の領域は、少なくとも部分的にオーバーラップする。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、等電位となるように電気的に接続される。 （もっと読む）

【課題】 本発明は、櫛型容量の下方にその他のアナログ回路素子を配置することで、より小型化されたアナログ回路を搭載できる半導体集積回路を提供することを目的とする。
【解決手段】 本発明に係る半導体集積回路は、電極１及び電極２を有し、導線層５〜８から構成される櫛型容量３と、半導体基板１１と、櫛型容量３の下方に配置される導線層９、１０と、トランジスタ１２、１３と、抵抗素子１４、１５とを有し、導線層９、１０によって、トランジスタ１２、１３及び抵抗素子１４のいずれかの端子が、櫛型容量３の電極１又は電極２、櫛型容量３の下方に配置される他のアナログ回路素子、櫛型容量３の下方に配置されない抵抗素子１５、電源２３、グラウンド、または外部信号線２４に接続されるようにした。これにより、櫛型容量３の下方にトランジスタ１２、１３及び抵抗素子１４を配置することができる。 （もっと読む）

【課題】電子デバイスにおけるノイズ対策技術を提供する。
【解決手段】半導体デバイスの配線層おける配線の配置を定める方法は、配線層の所定領域に、主要電源配線の配置を定める第１の工程と、所定領域に、ノイズフィルタ用のスパイラルコイルの配置を、主要電源配線の配置に応じて定める第２の工程と、所定領域における主要電源配線とスパイラルコイルの配置部分以外の領域に複数のセルの配置を定める第３の工程と、を備える。 （もっと読む）