半導体集積回路
【課題】回路の集積度の向上を図ることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路のプログラム素子のゲート電極は、第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含む。プログラム素子にデータを書き込むための書き込み動作モードにおいては、電圧供給端子の電位を正の書き込み電位に設定するとともに、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンすることにより、シリサイド膜をエレクトロマイグレーションさせ、プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、電圧供給端子の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号により第２のＭＯＳトランジスタを所定期間オンした後、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンする。
【解決手段】半導体集積回路のプログラム素子のゲート電極は、第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含む。プログラム素子にデータを書き込むための書き込み動作モードにおいては、電圧供給端子の電位を正の書き込み電位に設定するとともに、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンすることにより、シリサイド膜をエレクトロマイグレーションさせ、プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、電圧供給端子の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号により第２のＭＯＳトランジスタを所定期間オンした後、第１の入力信号により第１のＭＯＳトランジスタを所定期間オンする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズに使用される半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路に設けられる電気ヒューズには、例えば、ポリ溶断型ヒューズがある（例えば、非特許文献１参照。）。
【０００３】
このポリ溶断型ヒューズは、例えば、書き込み用のＭＯＳトランジスタを介して所定の電流が流れて溶断されることにより、プログラムされる。
【０００４】
また、書き込みは、該ポリ溶断型ヒューズに接続された読み出し用ＭＯＳトランジスタを制御することにより、該ポリ溶断型ヒューズに読み出し用電流を流す。そして、該ポリ溶断型ヒューズに流れる電流の電流値、もしくは、ポリ溶断型ヒューズの状態に応じて生ずる電流を電圧変換し、データとして読み出される。
【０００５】
このように、プログラムされるヒューズ（素子部）と、読み出し用ＭＯＳトランジスタとは別々に設けられている。
【０００６】
したがって、回路の集積度の向上を図ることができないという問題があった。
【非特許文献１】Mohsen Alavi , Mark Bohr, Jeff Hicks, Martin Denham, Allen Cassens, Dave Douglas, Min-Chun Tsai，“A PROM Element Based on Salicide Agglomeration of Poly Fuses in a CMOS Logic Process”Technical Digest of IEDM 1997, p.855-858
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路の集積度の向上を図ることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従った半導体集積回路は、
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることを特徴とする。
【０００９】
本発明の一態様に係る実施例に従った半導体集積回路は、
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンすることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体集積回路によれば、回路の集積度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明に係る半導体集積回路においては、ＭＯＳトランジスタのゲート電極を電気的にプログラムする。また、該ゲート電極をプログラムしたか否かをそのゲート電圧を変動させたときのソースドレイン間電圧または電流によって識別する。 以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１２】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。また、図２Ａは、図１に示すプログラム素子７のレイアウトの一例を示す図である。また、図２Ｂは、図２Ａに示すプログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図２Ｃは、図２Ａに示すプログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。また、図２Ｄは、図２Ａに示すプログラム素子７のＺ−Ｚ’線に沿った断面を示す断面図である。
【００１３】
なお、本実施例では、第１の電位を電源電位ＶＤＤとし、第１の電位よりも低い第２の電位を接地電位ＶＳＳとして説明する。
【００１４】
図１に示すように、半導体集積回路１００は、電圧供給端子１と、第１の入力端子２と、出力端子３と、第２の入力端子４と、第１のＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ６と、プログラム素子７と、ラッチ回路８と、電源回路１０１と、を備える。なお、電源回路１０１は、半導体集積回路１００の外部に設けられていてもよい。
【００１５】
電圧供給端子１には、電源回路１０１から書き込み電位ＶＰＧＭまたは電源電位ＶＤＤが供給されるようになっている。この書き込み電位ＶＰＧＭは、例えば、電源電位ＶＤＤよりも高く設定される。
【００１６】
第１の入力端子２には、外部回路（図示せず）から第１の入力信号Ｓ１であるパルス信号が入力されるようになっている。
【００１７】
出力端子３は、出力信号Ｓｏｕｔを出力するためのものであり、ラッチ回路８の入力に接続されている。
【００１８】
第２の入力端子４は、外部回路（図示せず）から第２の入力信号Ｓ２であるパルス信号が入力されるようになっている。
【００１９】
第１のＭＯＳトランジスタ５は、ここでは、ｐＭＯＳトランジスタである。この第１のＭＯＳトランジスタ５は、電圧供給端子１に一端（ソース）が接続され、第１の入力端子２にゲート電極が接続されている。この第１のＭＯＳトランジスタ５のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００２０】
第２のＭＯＳトランジスタ６は、ｐＭＯＳトランジスタである。この第２のＭＯＳトランジスタ６は、第１の電位である電源電位ＶＤＤに一端（ソース）が接続され、出力端子３に他端（ドレイン）が接続され、第２の入力端子４にゲート電極が接続されている。この第２のＭＯＳトランジスタ６のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００２１】
また、図２Ａないし図２Ｄに示すように、プログラム素子７は、第２のＭＯＳトランジスタ６の他端（ドレイン）に一端Ｂ（ドレイン７ｄ）が接続されるとともに第２の電位である接地電位ＶＳＳに他端Ｃ（ソース７ｃ）が接続されたＭＯＳトランジスタ（ここでは、ｎＭＯＳトランジスタ）として機能する。
【００２２】
このプログラム素子（ｎＭＯＳトランジスタ）７のゲート電極７ａは、第１のＭＯＳトランジスタの他端（ドレイン）に一端Ａが接続され、接地電位ＶＳＳに他端Ｃが接続されている。
【００２３】
さらに、このゲート電極７ａは、ポリシリコン膜７ａ１と、シリサイド膜７ａ２と、を含む。ポリシリコン膜７ａ１は、半導体基板７ｅ上のゲート絶縁膜７ｂ上に形成されている。また、シリサイド膜７ａ２は、このポリシリコン膜７ａ１上に形成されている。
【００２４】
このゲート電極７ａのシリサイド膜７ａ２の膜厚は、第１のＭＯＳトランジスタ５および第２のＭＯＳトランジスタ６のゲート電極のシリサイド膜の膜厚よりも薄くなるように設計されている。
【００２５】
また、図１に示すように、ラッチ回路８は、出力信号Ｓの電位をラッチするようになっている。そして、ラッチ回路８は、ラッチした結果を、データを判定するためのフリップフロップ回路Ｆ／Ｆに出力するようになっている。
【００２６】
ここで、図３は、図１に示す半導体集積回路１００のレイアウトを示す図である。なお、簡単のため、この図３において、ラッチ回路８等は、省略されている。
【００２７】
図３に示すように、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００２８】
ここで、以上のような構成を有する半導体集積回路１００の動作について説明する。
【００２９】
先ず、プログラム素子７にデータを書き込むための書き込み動作モードについて説明する。
【００３０】
図４は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。また、図５は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。また、図６Ａは、図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図６Ｂは、図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【００３１】
図４に示すように、先ず、入力信号Ｓ１を“Ｌｏｗ”レベルにして第１のＭＯＳトランジスタ５をオンする。
【００３２】
そして、図５に示すように、電源回路１０１により電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定する。これにより、プログラム素子７に書き込み電流Ｉｐが流れる。これにより、ゲート電極７ａにおいて、エレクトロマイグレーション（Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ）が発生する。このエレクトロマイグレーションにより、ゲート電極７ａの太さが細いところから急激に幅広になったところで、高抵抗領域７ｆが形成される（図６Ａ、図６Ｂ）。これは、電子が流れるときの運動エネルギーがシリサイド膜７ａ２を形成する金属粒子に衝突して伝わり、シリサイドが移動することによる。
【００３３】
すなわち、電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。これにより、シリサイド膜７ａ２をエレクトロマイグレーションさせる。したがって、ゲート電極７ａに高抵抗領域７ｆが形成される。
【００３４】
なお、この書き込み動作モードにおいては、第１のＭＯＳトランジスタ５をオンした場合に、プログラム素子７のゲート電極７ａと拡散層（ソース、ドレイン）７ｃ、７ｄとの間の電位差が、ゲート絶縁膜７ｂの絶縁耐圧を越えないように、書き込み電位ＶＰＧＭが設定される。
【００３５】
例えば、入力信号Ｓ２を“Ｌｏｗ”レベルにして第２のＭＯＳトランジスタ６をオンさせて、ソース７ｄの電位を上昇させておく。これにより、該電位差を小さくすることができる。
【００３６】
次に、プログラム素子７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００３７】
図７は、読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図８は、書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００３８】
図７に示すように、該読み出し動作モードにおいては、電源回路１０１により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図７に示すように、ゲート電極７ａには、高抵抗領域７ｆは形成されていない。
【００３９】
上記状態で、図８に示すように、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００４０】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。
【００４１】
しかし、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻ると、端子Ａにチャージされた電荷は、ゲート電極７ａを介して放電される。すなわち、端子Ａの電位は、急速に“Ｌｏｗ”レベルに戻る。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オフ状態を維持する。
【００４２】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルを維持する。
【００４３】
一方、図９は、読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図１０は、書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００４４】
図９に示すように、該読み出し動作モードにおいては、既述のように、電源回路１０１により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図９に示すように、プログラム素子７は書き込みされており、ゲート電極７ａには高抵抗領域７ｆが形成されている。
【００４５】
上記状態で、図１０に示すように、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００４６】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。上述のように、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。
【００４７】
そして、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻っても、端子Ａにチャージされた電荷は、ゲート電極７ａが高抵抗であるため、すぐには放電されない。すなわち、端子Ａの電位は、“Ｈｉｇｈ”レベルを維持する。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オン状態になる。これにより、端子Ｂが“Ｌｏｗ”レベルまで放電される。
【００４８】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００４９】
以上のように、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ６を所定期間オンした後、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。
【００５０】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子７が書き込まれているか否かを判断することができる。
【００５１】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００５２】
以上のように、本実施例に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【実施例２】
【００５３】
実施例１では、ｎＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする構成の一例について述べた。
【００５４】
本実施例２では、ｐＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする構成の一例について述べる。
【００５５】
図１１は、本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。また、図１２Ａは、図１１に示すプログラム素子２０７のレイアウトの一例を示す図である。また、図１２Ｂは、図１２Ａに示すプログラム素子２０７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図１２Ｃは、図１２Ａに示すプログラム素子２０７のＹ−Ｙ’線に沿った断面を示す断面図である。また、図１２Ｄは、図２Ａに示すプログラム素子２０７のＺ−Ｚ’線に沿った断面を示す断面図である。
【００５６】
なお、本実施例では、第１の電位を接地電位ＶＳＳとし、第１の電位よりも高い第２の電位を電源電位ＶＤＤとして説明する。
【００５７】
図１１に示すように、半導体集積回路２００は、電圧供給端子１と、第１の入力端子２と、出力端子３と、第２の入力端子４と、第１のＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ２０６と、プログラム素子２０７と、ラッチ回路８と、電源回路１０１と、を備える。なお、電源回路１０１は、半導体集積回路２００の外部に設けられていてもよい。すなわち、半導体集積回路２００は、第２のＭＯＳトランジスタ２０６とプログラム素子２０７以外は、実施例１の半導体集積回路１００と同様の構成である。
【００５８】
電圧供給端子１には、電源回路１０１から書き込み電位ＶＰＧＭまたは電源電位ＶＤＤが供給されるようになっている。この書き込み電位ＶＰＧＭは、例えば、電源電位ＶＤＤよりも高く設定される。
【００５９】
第１の入力端子２には、外部回路（図示せず）から第１の入力信号Ｓ１であるパルス信号が入力されるようになっている。
【００６０】
出力端子３は、出力信号Ｓｏｕｔを出力するためのものであり、ラッチ回路８の入力に接続されている。
【００６１】
第２の入力端子４は、外部回路（図示せず）から第２の入力信号Ｓ２であるパルス信号が入力されるようになっている。
【００６２】
第１のＭＯＳトランジスタ５は、ここでは、ｐＭＯＳトランジスタである。この第１のＭＯＳトランジスタ５は、電圧供給端子１に一端（ソース）が接続され、第１の入力端子２にゲート電極が接続されている。この第１のＭＯＳトランジスタ５のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００６３】
第２のＭＯＳトランジスタ２０６は、ここでは、ｎＭＯＳトランジスタである。この第２のＭＯＳトランジスタ２０６は、第１の電位である接地電位ＶＳＳに一端（ソース）が接続され、出力端子３に他端（ドレイン）が接続され、第２の入力端子４にゲート電極が接続されている。この第２のＭＯＳトランジスタ２０６のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００６４】
また、図１２Ａないし図１２Ｄに示すように、プログラム素子２０７は、第２のＭＯＳトランジスタ２０６の他端（ドレイン）に一端Ｂ（ドレイン７ｄ）が接続されるとともに第２の電位である電源電位ＶＤＤに他端Ｃ２（ソース７ｃ）が接続されたＭＯＳトランジスタ（ここでは、ｐＭＯＳトランジスタ）として機能する。
【００６５】
このプログラム素子（ｐＭＯＳトランジスタ）２０７のゲート電極７ａは、第１のＭＯＳトランジスタの他端（ドレイン）に一端Ａが接続され、接地電位ＶＳＳに他端Ｃ１が接続されている。
【００６６】
さらに、実施例１と同様に、このゲート電極７ａは、ポリシリコン膜７ａ１と、シリサイド膜７ａ２と、を含む。ポリシリコン膜７ａ１は、半導体基板７ｅ上のゲート絶縁膜７ｂ上に形成されている。また、シリサイド膜７ａ２は、このポリシリコン膜７ａ１上に形成されている。
【００６７】
このゲート電極７ａのシリサイド膜７ａ２の膜厚は、実施例１と同様に、第１のＭＯＳトランジスタ５および第２のＭＯＳトランジスタ２０６のゲート電極のシリサイド膜の膜厚よりも薄くなるように設計されている。
【００６８】
また、図１１に示すように、ラッチ回路８は、実施例１と同様に、出力信号Ｓの電位をラッチするようになっている。そして、ラッチ回路８は、ラッチした結果を、データを判定するためのフリップフロップ回路Ｆ／Ｆに出力するようになっている。
【００６９】
本実施例においても、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００７０】
ここで、以上のような構成を有する半導体集積回路２００の動作について説明する。
【００７１】
先ず、プログラム素子２０７にデータを書き込むための書き込み動作モードについて説明する。
【００７２】
図１３は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。また、図１４は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【００７３】
図１３に示すように、先ず、入力信号Ｓ１を“Ｌｏｗ”レベルにして第１のＭＯＳトランジスタ５をオンする。
【００７４】
そして、図１４に示すように、電源回路１０１により電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定する。これにより、プログラム素子２０７に書き込み電流Ｉｐが流れる。これにより、ゲート電極７ａにおいて、エレクトロマイグレーションが発生する。実施例１と同様に、このエレクトロマイグレーションにより、ゲート電極７ａの太さが細いところから急激に幅広になったところで、高抵抗領域７ｆが形成される。
【００７５】
すなわち、電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。これにより、シリサイド膜７ａ２をエレクトロマイグレーションさせる。したがって、ゲート電極７ａに高抵抗領域７ｆが形成される。
【００７６】
なお、この書き込み動作モードにおいては、第１のＭＯＳトランジスタ５をオンした場合に、プログラム素子２０７のゲート電極７ａと拡散層（ソース、ドレイン）７ｃ、７ｄとの間の電位差が、ゲート絶縁膜７ｂの絶縁耐圧を越えないように、書き込み電位ＶＰＧＭが設定される。
【００７７】
例えば、入力信号Ｓ２を“Ｈｉｇｈ”レベルにして第２のＭＯＳトランジスタ２０６をオンさせて、ソース７ｄの電位を上昇させておく。これにより、該電位差を小さくすることができる。
【００７８】
次に、プログラム素子２０７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００７９】
図１５は、書き込みがされていないプログラム素子および書き込みされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００８０】
図１５に示すように、先ず、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにする。これにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ１）。このとき、第２の入力信号Ｓ２は、“Ｌｏｗ”レベルに維持される。これにより、第２のＭＯＳトランジスタ２０６は、オフ状態を維持する。
【００８１】
したがって、プログラム素子２０７が書き込み未の場合、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。しかし、第１の出力信号Ｓ１の電位が“Ｈｉｇｈ”レベルに戻ると、ゲート電極７ａから電荷が放電される。これにより、端子Ａの電位は、“Ｌｏｗ”レベルに戻る。したがって、プログラム素子２０６からなるｐＭＯＳトランジスタがオン状態になる。
【００８２】
一方、プログラム素子２０７が書き込み済みの場合、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。また、第１の出力信号Ｓ１の電位が“Ｈｉｇｈ”レベルに戻っても、ゲート電極７ａの電荷の放電が遅いため、プログラム素子２０６からなるｐＭＯＳトランジスタがオフ状態を維持する。
【００８３】
その後、上記状態で、第２の入力信号Ｓ２を所定期間“Ｈｉｇｈ”レベルにすることにより、第２のＭＯＳトランジスタ２０６を所定期間オンする（時間ｔ２）。
【００８４】
これにより、プログラム素子２０７が書き込み未の場合、プログラム素子２０６からなるｐＭＯＳトランジスタがオンしているので、出力信号Ｓｏｕｔの電位が、“Ｈｉｇｈ”レベルに維持される。
【００８５】
一方、プログラム素子２０７が書き込み済みの場合、プログラム素子２０６からなるｐＭＯＳトランジスタがオフしているので、出力信号Ｓｏｕｔの電位が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。すなわち、端子Ｂが“Ｌｏｗ”レベルに放電される。
【００８６】
以上のように、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンした後、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ２０６を所定期間オンする。
【００８７】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子２０７が書き込まれているか否かを判断することができる。
【００８８】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００８９】
以上のように、本実施例に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【実施例３】
【００９０】
本実施例３では、実施例１の半導体集積回路の構成に対して、プログラム素子と第１のＭＯＳトランジスタとの接続点と、接地と、の間に容量をさらに接続する。これにより、出力信号の読み出しマージンをより向上する構成の一例について述べる。なお、実施例２の半導体集積回路の構成に対して、プログラム素子と第１のＭＯＳトランジスタとの接続点と、接地と、の間に容量をさらに接続しても同様の作用・効果を奏することができる。
【００９１】
図１６は、本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。なお、図１６においては、簡単のため、電源回路、ラッチ回路等は省略されている。また、図１６では、半導体集積回路３００が読み出し動作モードである場合を示している。
【００９２】
図１６に示すように、半導体集積回路３００は、実施例１の半導体集積回路１００と比較して、プログラム素子７のゲート電極７ａと第１のＭＯＳトランジスタ５との接続点３０１（端子Ａ）と、接地ＶＳＳと、の間に容量３０２が接続されている。この半導体集積回路３００の他の構成は、既述のように、実施例１の半導体集積回路１００と同様の構成を有する。
【００９３】
また、既述のように、図１６は、読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す。
【００９４】
図１６に示すように、該読み出し動作モードにおいては、電源回路により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図１６に示すように、ゲート電極７ａには、高抵抗領域７ｆは形成されていない。
【００９５】
次に、プログラム素子７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００９６】
また、図１７は、書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。なお、図１７においては、比較として、接点３０１に容量比較例の波形を点線で記載している。
【００９７】
図１６に示す状態で、図１７に示すように、実施例１と同様に、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００９８】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。
【００９９】
しかし、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻ると、端子Ａにチャージされた電荷は、ゲート電極７ａを介して放電される。すなわち、端子Ａの電位は、急速に“Ｌｏｗ”レベルに戻る。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オフ状態を維持する。
【０１００】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルを維持する。
【０１０１】
ここで、プログラム素子７は書き込みされていないので、接点３０１に容量が接続されていない比較例は、時間ｔ２以降、端子Ａの放電速度が速い。結果として、比較例の方が実施例３よも、高電位を保持すると考えられる。しかし、実施例３の半導体集積回路３００においては、プログラム素子７が書き込みされてない場合、ゲート電極７ａは、低抵抗なので、これによる“０”(書き込み未)読出しマージン劣化は少ないと考えられる。
【０１０２】
一方、図１８は、読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図１９は、書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【０１０３】
図１８に示すように、該読み出し動作モードにおいては、既述のように、電源回路により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図１９に示すように、プログラム素子７は書き込みされており、ゲート電極７ａには高抵抗領域７ｆが形成されている。
【０１０４】
上記状態で、図１８に示すように、実施例１と同様に、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【０１０５】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。上述のように、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。
【０１０６】
そして、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻っても、端子Ａにチャージされた電荷は、ゲート電極７ａが高抵抗であるため、すぐには放電されない。すなわち、端子Ａの電位は、“Ｈｉｇｈ”レベルを維持する。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オン状態になる。これにより、端子Ｂが“Ｌｏｗ”レベルまで放電される。
【０１０７】
ここで、書き込み（エレクトロマイグレーション）後のゲート電極７ａの抵抗値が期待通りに大きくならないときに、容量が付加されていない比較例では、時間ｔ２以降で、放電速度が早くなる。結果として、出力信号Ｓｏｕｔ（端子Ｂ）の電位を“Ｌｏｗ”レベルにすることが困難になることが考えられる。
【０１０８】
一方、実施例３の半導体集積回路３００では、接続点３０１（端子Ａ）に容量３０２が接続されているので端子Ａの放電速度が比較例よりも遅くなる。結果として、出力信号Ｓｏｕｔ（端子Ｂ）の電位の“Ｌｏｗ”レベルへ低下を促進することができる。結果として、“１”（書き込み済）読出しマージンを保持することができる。
【０１０９】
したがって、本実施例３の半導体集積回路３００では、出力信号Ｓｏｕｔの電位を、より確実に、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させることができる。
【０１１０】
実施例１と同様に、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ６を所定期間オンした後、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。
【０１１１】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子７が書き込まれているか否かを判断することができる。
【０１１２】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【０１１３】
以上のようにして、書き込み（エレクトロマイグレーション）後ゲート電極７ａの抵抗値が期待通りに高いものが得られないときに、“１”読出しマージンを保持することができる。
【０１１４】
また、実施例１と同様に、本実施例３に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【０１１５】
本発明は、以下の付記に記載されるような構成が考えられる。
【０１１６】
（付記１）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンし、前記第１の電位は、電源電位であり、前記第２の電位は、接地電位であり、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、前記プログラム素子は、ｎＭＯＳトランジスタであることを特徴とする半導体集積回路。
【０１１７】
（付記２）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンし、前記第１の電位は、接地電位であり、前記第２の電位は、電源電位であり、前記第１のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタは、ｎＭＯＳトランジスタであり、前記プログラム素子は、ｐＭＯＳトランジスタであることを特徴とする半導体集積回路。
【０１１８】
（付記３）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンし、前記書き込み電位は、前記電源電位よりも高いことを特徴とする半導体集積回路。
【図面の簡単な説明】
【０１１９】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。
【図２Ａ】図１に示すプログラム素子７のレイアウトの一例を示す図である。
【図２Ｂ】図２Ａに示すプログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図２Ｃ】図２Ａに示すプログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図２Ｄ】図２Ａに示すプログラム素子７のＺ−Ｚ’線に沿った断面を示す断面図である。
【図３】図１に示す半導体集積回路１００のレイアウトを示す図である。
【図４】書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。
【図５】書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【図６Ａ】図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図６Ｂ】図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図７】読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図８】書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図９】読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図１０】書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１１】本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。
【図１２Ａ】図１１に示すプログラム素子２０７のレイアウトの一例を示す図である。
【図１２Ｂ】図１２Ａに示すプログラム素子２０７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図１２Ｃ】図１２Ａに示すプログラム素子２０７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図１２Ｄ】図１２Ａに示すプログラム素子２０７のＺ−Ｚ’線に沿った断面を示す断面図である。
【図１３】書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。
【図１４】書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【図１５】書き込みがされていないプログラム素子および書き込みされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１６】本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。
【図１７】書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１８】読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図１９】書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【符号の説明】
【０１２０】
１ 電圧供給端子
２ 第１の入力端子
３ 出力端子
４ 第２の入力端子
５ 第１のＭＯＳトランジスタ
６、２０６ 第２のＭＯＳトランジスタ
７、２０７ プログラム素子
７ａ ゲート電極
７ａ１ ポリシリコン膜
７ａ２ シリサイド膜
７ｂ ゲート絶縁膜
７ｃ ドレイン
７ｄ ソース
７ｅ 半導体基板
７ｆ 高抵抗領域
８ ラッチ回路
１００、２００、３００ 半導体集積回路
１０１ 電源回路
３０１ 接続点
３０２ 容量
【技術分野】
【０００１】
本発明は、ヒューズに使用される半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路に設けられる電気ヒューズには、例えば、ポリ溶断型ヒューズがある（例えば、非特許文献１参照。）。
【０００３】
このポリ溶断型ヒューズは、例えば、書き込み用のＭＯＳトランジスタを介して所定の電流が流れて溶断されることにより、プログラムされる。
【０００４】
また、書き込みは、該ポリ溶断型ヒューズに接続された読み出し用ＭＯＳトランジスタを制御することにより、該ポリ溶断型ヒューズに読み出し用電流を流す。そして、該ポリ溶断型ヒューズに流れる電流の電流値、もしくは、ポリ溶断型ヒューズの状態に応じて生ずる電流を電圧変換し、データとして読み出される。
【０００５】
このように、プログラムされるヒューズ（素子部）と、読み出し用ＭＯＳトランジスタとは別々に設けられている。
【０００６】
したがって、回路の集積度の向上を図ることができないという問題があった。
【非特許文献１】Mohsen Alavi , Mark Bohr, Jeff Hicks, Martin Denham, Allen Cassens, Dave Douglas, Min-Chun Tsai，“A PROM Element Based on Salicide Agglomeration of Poly Fuses in a CMOS Logic Process”Technical Digest of IEDM 1997, p.855-858
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路の集積度の向上を図ることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従った半導体集積回路は、
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることを特徴とする。
【０００９】
本発明の一態様に係る実施例に従った半導体集積回路は、
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンすることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体集積回路によれば、回路の集積度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明に係る半導体集積回路においては、ＭＯＳトランジスタのゲート電極を電気的にプログラムする。また、該ゲート電極をプログラムしたか否かをそのゲート電圧を変動させたときのソースドレイン間電圧または電流によって識別する。 以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１２】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。また、図２Ａは、図１に示すプログラム素子７のレイアウトの一例を示す図である。また、図２Ｂは、図２Ａに示すプログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図２Ｃは、図２Ａに示すプログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。また、図２Ｄは、図２Ａに示すプログラム素子７のＺ−Ｚ’線に沿った断面を示す断面図である。
【００１３】
なお、本実施例では、第１の電位を電源電位ＶＤＤとし、第１の電位よりも低い第２の電位を接地電位ＶＳＳとして説明する。
【００１４】
図１に示すように、半導体集積回路１００は、電圧供給端子１と、第１の入力端子２と、出力端子３と、第２の入力端子４と、第１のＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ６と、プログラム素子７と、ラッチ回路８と、電源回路１０１と、を備える。なお、電源回路１０１は、半導体集積回路１００の外部に設けられていてもよい。
【００１５】
電圧供給端子１には、電源回路１０１から書き込み電位ＶＰＧＭまたは電源電位ＶＤＤが供給されるようになっている。この書き込み電位ＶＰＧＭは、例えば、電源電位ＶＤＤよりも高く設定される。
【００１６】
第１の入力端子２には、外部回路（図示せず）から第１の入力信号Ｓ１であるパルス信号が入力されるようになっている。
【００１７】
出力端子３は、出力信号Ｓｏｕｔを出力するためのものであり、ラッチ回路８の入力に接続されている。
【００１８】
第２の入力端子４は、外部回路（図示せず）から第２の入力信号Ｓ２であるパルス信号が入力されるようになっている。
【００１９】
第１のＭＯＳトランジスタ５は、ここでは、ｐＭＯＳトランジスタである。この第１のＭＯＳトランジスタ５は、電圧供給端子１に一端（ソース）が接続され、第１の入力端子２にゲート電極が接続されている。この第１のＭＯＳトランジスタ５のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００２０】
第２のＭＯＳトランジスタ６は、ｐＭＯＳトランジスタである。この第２のＭＯＳトランジスタ６は、第１の電位である電源電位ＶＤＤに一端（ソース）が接続され、出力端子３に他端（ドレイン）が接続され、第２の入力端子４にゲート電極が接続されている。この第２のＭＯＳトランジスタ６のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００２１】
また、図２Ａないし図２Ｄに示すように、プログラム素子７は、第２のＭＯＳトランジスタ６の他端（ドレイン）に一端Ｂ（ドレイン７ｄ）が接続されるとともに第２の電位である接地電位ＶＳＳに他端Ｃ（ソース７ｃ）が接続されたＭＯＳトランジスタ（ここでは、ｎＭＯＳトランジスタ）として機能する。
【００２２】
このプログラム素子（ｎＭＯＳトランジスタ）７のゲート電極７ａは、第１のＭＯＳトランジスタの他端（ドレイン）に一端Ａが接続され、接地電位ＶＳＳに他端Ｃが接続されている。
【００２３】
さらに、このゲート電極７ａは、ポリシリコン膜７ａ１と、シリサイド膜７ａ２と、を含む。ポリシリコン膜７ａ１は、半導体基板７ｅ上のゲート絶縁膜７ｂ上に形成されている。また、シリサイド膜７ａ２は、このポリシリコン膜７ａ１上に形成されている。
【００２４】
このゲート電極７ａのシリサイド膜７ａ２の膜厚は、第１のＭＯＳトランジスタ５および第２のＭＯＳトランジスタ６のゲート電極のシリサイド膜の膜厚よりも薄くなるように設計されている。
【００２５】
また、図１に示すように、ラッチ回路８は、出力信号Ｓの電位をラッチするようになっている。そして、ラッチ回路８は、ラッチした結果を、データを判定するためのフリップフロップ回路Ｆ／Ｆに出力するようになっている。
【００２６】
ここで、図３は、図１に示す半導体集積回路１００のレイアウトを示す図である。なお、簡単のため、この図３において、ラッチ回路８等は、省略されている。
【００２７】
図３に示すように、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００２８】
ここで、以上のような構成を有する半導体集積回路１００の動作について説明する。
【００２９】
先ず、プログラム素子７にデータを書き込むための書き込み動作モードについて説明する。
【００３０】
図４は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。また、図５は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。また、図６Ａは、図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図６Ｂは、図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【００３１】
図４に示すように、先ず、入力信号Ｓ１を“Ｌｏｗ”レベルにして第１のＭＯＳトランジスタ５をオンする。
【００３２】
そして、図５に示すように、電源回路１０１により電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定する。これにより、プログラム素子７に書き込み電流Ｉｐが流れる。これにより、ゲート電極７ａにおいて、エレクトロマイグレーション（Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ）が発生する。このエレクトロマイグレーションにより、ゲート電極７ａの太さが細いところから急激に幅広になったところで、高抵抗領域７ｆが形成される（図６Ａ、図６Ｂ）。これは、電子が流れるときの運動エネルギーがシリサイド膜７ａ２を形成する金属粒子に衝突して伝わり、シリサイドが移動することによる。
【００３３】
すなわち、電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。これにより、シリサイド膜７ａ２をエレクトロマイグレーションさせる。したがって、ゲート電極７ａに高抵抗領域７ｆが形成される。
【００３４】
なお、この書き込み動作モードにおいては、第１のＭＯＳトランジスタ５をオンした場合に、プログラム素子７のゲート電極７ａと拡散層（ソース、ドレイン）７ｃ、７ｄとの間の電位差が、ゲート絶縁膜７ｂの絶縁耐圧を越えないように、書き込み電位ＶＰＧＭが設定される。
【００３５】
例えば、入力信号Ｓ２を“Ｌｏｗ”レベルにして第２のＭＯＳトランジスタ６をオンさせて、ソース７ｄの電位を上昇させておく。これにより、該電位差を小さくすることができる。
【００３６】
次に、プログラム素子７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００３７】
図７は、読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図８は、書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００３８】
図７に示すように、該読み出し動作モードにおいては、電源回路１０１により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図７に示すように、ゲート電極７ａには、高抵抗領域７ｆは形成されていない。
【００３９】
上記状態で、図８に示すように、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００４０】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。
【００４１】
しかし、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻ると、端子Ａにチャージされた電荷は、ゲート電極７ａを介して放電される。すなわち、端子Ａの電位は、急速に“Ｌｏｗ”レベルに戻る。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オフ状態を維持する。
【００４２】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルを維持する。
【００４３】
一方、図９は、読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図１０は、書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００４４】
図９に示すように、該読み出し動作モードにおいては、既述のように、電源回路１０１により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図９に示すように、プログラム素子７は書き込みされており、ゲート電極７ａには高抵抗領域７ｆが形成されている。
【００４５】
上記状態で、図１０に示すように、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００４６】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。上述のように、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。
【００４７】
そして、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻っても、端子Ａにチャージされた電荷は、ゲート電極７ａが高抵抗であるため、すぐには放電されない。すなわち、端子Ａの電位は、“Ｈｉｇｈ”レベルを維持する。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オン状態になる。これにより、端子Ｂが“Ｌｏｗ”レベルまで放電される。
【００４８】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００４９】
以上のように、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ６を所定期間オンした後、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。
【００５０】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子７が書き込まれているか否かを判断することができる。
【００５１】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００５２】
以上のように、本実施例に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【実施例２】
【００５３】
実施例１では、ｎＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする構成の一例について述べた。
【００５４】
本実施例２では、ｐＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする構成の一例について述べる。
【００５５】
図１１は、本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。また、図１２Ａは、図１１に示すプログラム素子２０７のレイアウトの一例を示す図である。また、図１２Ｂは、図１２Ａに示すプログラム素子２０７のＸ−Ｘ’線に沿った断面を示す断面図である。また、図１２Ｃは、図１２Ａに示すプログラム素子２０７のＹ−Ｙ’線に沿った断面を示す断面図である。また、図１２Ｄは、図２Ａに示すプログラム素子２０７のＺ−Ｚ’線に沿った断面を示す断面図である。
【００５６】
なお、本実施例では、第１の電位を接地電位ＶＳＳとし、第１の電位よりも高い第２の電位を電源電位ＶＤＤとして説明する。
【００５７】
図１１に示すように、半導体集積回路２００は、電圧供給端子１と、第１の入力端子２と、出力端子３と、第２の入力端子４と、第１のＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ２０６と、プログラム素子２０７と、ラッチ回路８と、電源回路１０１と、を備える。なお、電源回路１０１は、半導体集積回路２００の外部に設けられていてもよい。すなわち、半導体集積回路２００は、第２のＭＯＳトランジスタ２０６とプログラム素子２０７以外は、実施例１の半導体集積回路１００と同様の構成である。
【００５８】
電圧供給端子１には、電源回路１０１から書き込み電位ＶＰＧＭまたは電源電位ＶＤＤが供給されるようになっている。この書き込み電位ＶＰＧＭは、例えば、電源電位ＶＤＤよりも高く設定される。
【００５９】
第１の入力端子２には、外部回路（図示せず）から第１の入力信号Ｓ１であるパルス信号が入力されるようになっている。
【００６０】
出力端子３は、出力信号Ｓｏｕｔを出力するためのものであり、ラッチ回路８の入力に接続されている。
【００６１】
第２の入力端子４は、外部回路（図示せず）から第２の入力信号Ｓ２であるパルス信号が入力されるようになっている。
【００６２】
第１のＭＯＳトランジスタ５は、ここでは、ｐＭＯＳトランジスタである。この第１のＭＯＳトランジスタ５は、電圧供給端子１に一端（ソース）が接続され、第１の入力端子２にゲート電極が接続されている。この第１のＭＯＳトランジスタ５のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００６３】
第２のＭＯＳトランジスタ２０６は、ここでは、ｎＭＯＳトランジスタである。この第２のＭＯＳトランジスタ２０６は、第１の電位である接地電位ＶＳＳに一端（ソース）が接続され、出力端子３に他端（ドレイン）が接続され、第２の入力端子４にゲート電極が接続されている。この第２のＭＯＳトランジスタ２０６のゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたシリサイド膜と、を含んでいる。
【００６４】
また、図１２Ａないし図１２Ｄに示すように、プログラム素子２０７は、第２のＭＯＳトランジスタ２０６の他端（ドレイン）に一端Ｂ（ドレイン７ｄ）が接続されるとともに第２の電位である電源電位ＶＤＤに他端Ｃ２（ソース７ｃ）が接続されたＭＯＳトランジスタ（ここでは、ｐＭＯＳトランジスタ）として機能する。
【００６５】
このプログラム素子（ｐＭＯＳトランジスタ）２０７のゲート電極７ａは、第１のＭＯＳトランジスタの他端（ドレイン）に一端Ａが接続され、接地電位ＶＳＳに他端Ｃ１が接続されている。
【００６６】
さらに、実施例１と同様に、このゲート電極７ａは、ポリシリコン膜７ａ１と、シリサイド膜７ａ２と、を含む。ポリシリコン膜７ａ１は、半導体基板７ｅ上のゲート絶縁膜７ｂ上に形成されている。また、シリサイド膜７ａ２は、このポリシリコン膜７ａ１上に形成されている。
【００６７】
このゲート電極７ａのシリサイド膜７ａ２の膜厚は、実施例１と同様に、第１のＭＯＳトランジスタ５および第２のＭＯＳトランジスタ２０６のゲート電極のシリサイド膜の膜厚よりも薄くなるように設計されている。
【００６８】
また、図１１に示すように、ラッチ回路８は、実施例１と同様に、出力信号Ｓの電位をラッチするようになっている。そして、ラッチ回路８は、ラッチした結果を、データを判定するためのフリップフロップ回路Ｆ／Ｆに出力するようになっている。
【００６９】
本実施例においても、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にする。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００７０】
ここで、以上のような構成を有する半導体集積回路２００の動作について説明する。
【００７１】
先ず、プログラム素子２０７にデータを書き込むための書き込み動作モードについて説明する。
【００７２】
図１３は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。また、図１４は、書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【００７３】
図１３に示すように、先ず、入力信号Ｓ１を“Ｌｏｗ”レベルにして第１のＭＯＳトランジスタ５をオンする。
【００７４】
そして、図１４に示すように、電源回路１０１により電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定する。これにより、プログラム素子２０７に書き込み電流Ｉｐが流れる。これにより、ゲート電極７ａにおいて、エレクトロマイグレーションが発生する。実施例１と同様に、このエレクトロマイグレーションにより、ゲート電極７ａの太さが細いところから急激に幅広になったところで、高抵抗領域７ｆが形成される。
【００７５】
すなわち、電圧供給端子１の電位を正の書き込み電位ＶＰＧＭに設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。これにより、シリサイド膜７ａ２をエレクトロマイグレーションさせる。したがって、ゲート電極７ａに高抵抗領域７ｆが形成される。
【００７６】
なお、この書き込み動作モードにおいては、第１のＭＯＳトランジスタ５をオンした場合に、プログラム素子２０７のゲート電極７ａと拡散層（ソース、ドレイン）７ｃ、７ｄとの間の電位差が、ゲート絶縁膜７ｂの絶縁耐圧を越えないように、書き込み電位ＶＰＧＭが設定される。
【００７７】
例えば、入力信号Ｓ２を“Ｈｉｇｈ”レベルにして第２のＭＯＳトランジスタ２０６をオンさせて、ソース７ｄの電位を上昇させておく。これにより、該電位差を小さくすることができる。
【００７８】
次に、プログラム素子２０７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００７９】
図１５は、書き込みがされていないプログラム素子および書き込みされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【００８０】
図１５に示すように、先ず、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにする。これにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ１）。このとき、第２の入力信号Ｓ２は、“Ｌｏｗ”レベルに維持される。これにより、第２のＭＯＳトランジスタ２０６は、オフ状態を維持する。
【００８１】
したがって、プログラム素子２０７が書き込み未の場合、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。しかし、第１の出力信号Ｓ１の電位が“Ｈｉｇｈ”レベルに戻ると、ゲート電極７ａから電荷が放電される。これにより、端子Ａの電位は、“Ｌｏｗ”レベルに戻る。したがって、プログラム素子２０６からなるｐＭＯＳトランジスタがオン状態になる。
【００８２】
一方、プログラム素子２０７が書き込み済みの場合、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。また、第１の出力信号Ｓ１の電位が“Ｈｉｇｈ”レベルに戻っても、ゲート電極７ａの電荷の放電が遅いため、プログラム素子２０６からなるｐＭＯＳトランジスタがオフ状態を維持する。
【００８３】
その後、上記状態で、第２の入力信号Ｓ２を所定期間“Ｈｉｇｈ”レベルにすることにより、第２のＭＯＳトランジスタ２０６を所定期間オンする（時間ｔ２）。
【００８４】
これにより、プログラム素子２０７が書き込み未の場合、プログラム素子２０６からなるｐＭＯＳトランジスタがオンしているので、出力信号Ｓｏｕｔの電位が、“Ｈｉｇｈ”レベルに維持される。
【００８５】
一方、プログラム素子２０７が書き込み済みの場合、プログラム素子２０６からなるｐＭＯＳトランジスタがオフしているので、出力信号Ｓｏｕｔの電位が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。すなわち、端子Ｂが“Ｌｏｗ”レベルに放電される。
【００８６】
以上のように、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンした後、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ２０６を所定期間オンする。
【００８７】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子２０７が書き込まれているか否かを判断することができる。
【００８８】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【００８９】
以上のように、本実施例に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【実施例３】
【００９０】
本実施例３では、実施例１の半導体集積回路の構成に対して、プログラム素子と第１のＭＯＳトランジスタとの接続点と、接地と、の間に容量をさらに接続する。これにより、出力信号の読み出しマージンをより向上する構成の一例について述べる。なお、実施例２の半導体集積回路の構成に対して、プログラム素子と第１のＭＯＳトランジスタとの接続点と、接地と、の間に容量をさらに接続しても同様の作用・効果を奏することができる。
【００９１】
図１６は、本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。なお、図１６においては、簡単のため、電源回路、ラッチ回路等は省略されている。また、図１６では、半導体集積回路３００が読み出し動作モードである場合を示している。
【００９２】
図１６に示すように、半導体集積回路３００は、実施例１の半導体集積回路１００と比較して、プログラム素子７のゲート電極７ａと第１のＭＯＳトランジスタ５との接続点３０１（端子Ａ）と、接地ＶＳＳと、の間に容量３０２が接続されている。この半導体集積回路３００の他の構成は、既述のように、実施例１の半導体集積回路１００と同様の構成を有する。
【００９３】
また、既述のように、図１６は、読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す。
【００９４】
図１６に示すように、該読み出し動作モードにおいては、電源回路により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図１６に示すように、ゲート電極７ａには、高抵抗領域７ｆは形成されていない。
【００９５】
次に、プログラム素子７に記憶されたデータを読み出すための読み出し動作モードについて説明する。
【００９６】
また、図１７は、書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。なお、図１７においては、比較として、接点３０１に容量比較例の波形を点線で記載している。
【００９７】
図１６に示す状態で、図１７に示すように、実施例１と同様に、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【００９８】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５とゲート電極７ａとで分圧した電位（例えば、ＶＤＤ／２）にチャージされる。
【００９９】
しかし、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻ると、端子Ａにチャージされた電荷は、ゲート電極７ａを介して放電される。すなわち、端子Ａの電位は、急速に“Ｌｏｗ”レベルに戻る。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オフ状態を維持する。
【０１００】
したがって、出力信号Ｓｏｕｔの電位は、“Ｈｉｇｈ”レベルを維持する。
【０１０１】
ここで、プログラム素子７は書き込みされていないので、接点３０１に容量が接続されていない比較例は、時間ｔ２以降、端子Ａの放電速度が速い。結果として、比較例の方が実施例３よも、高電位を保持すると考えられる。しかし、実施例３の半導体集積回路３００においては、プログラム素子７が書き込みされてない場合、ゲート電極７ａは、低抵抗なので、これによる“０”(書き込み未)読出しマージン劣化は少ないと考えられる。
【０１０２】
一方、図１８は、読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。また、図１９は、書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【０１０３】
図１８に示すように、該読み出し動作モードにおいては、既述のように、電源回路により、電圧供給端子１の電位を書き込み電位ＶＰＧＭよりも低い正の読み出し電位（ここでは、電源電位ＶＤＤ）に設定する。また、図１９に示すように、プログラム素子７は書き込みされており、ゲート電極７ａには高抵抗領域７ｆが形成されている。
【０１０４】
上記状態で、図１８に示すように、実施例１と同様に、先ず、第２の入力信号Ｓ２を所定期間“Ｌｏｗ”レベルにすることにより、第２のＭＯＳトランジスタ６を所定期間オンする（時間ｔ１）。このとき、第１の入力信号Ｓ１は、“Ｈｉｇｈ”レベルに維持され、プログラム素子７からなるｎＭＯＳトランジスタは、オフ状態である。これにより、出力信号Ｓｏｕｔの電位が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、端子Ｂが“Ｈｉｇｈ”レベルにプリチャージされる。
【０１０５】
その後、第１の入力信号Ｓ１を所定期間“Ｌｏｗ”レベルにすることにより、第１のＭＯＳトランジスタ５を所定期間オンする（時間ｔ２）。上述のように、ゲート電極７ａには、高抵抗領域７ｆが形成されている。これにより、端子Ａは、電源電位ＶＤＤを第１のＭＯＳトランジスタ５と高抵抗なゲート電極７ａとで分圧した電位（例えば、電源電位ＶＤＤ近く）までチャージされることなる。
【０１０６】
そして、第１の入力信号Ｓ１が“Ｈｉｇｈ”レベルに戻っても、端子Ａにチャージされた電荷は、ゲート電極７ａが高抵抗であるため、すぐには放電されない。すなわち、端子Ａの電位は、“Ｈｉｇｈ”レベルを維持する。これにより、プログラム素子７であるｎＭＯＳトランジスタは、オン状態になる。これにより、端子Ｂが“Ｌｏｗ”レベルまで放電される。
【０１０７】
ここで、書き込み（エレクトロマイグレーション）後のゲート電極７ａの抵抗値が期待通りに大きくならないときに、容量が付加されていない比較例では、時間ｔ２以降で、放電速度が早くなる。結果として、出力信号Ｓｏｕｔ（端子Ｂ）の電位を“Ｌｏｗ”レベルにすることが困難になることが考えられる。
【０１０８】
一方、実施例３の半導体集積回路３００では、接続点３０１（端子Ａ）に容量３０２が接続されているので端子Ａの放電速度が比較例よりも遅くなる。結果として、出力信号Ｓｏｕｔ（端子Ｂ）の電位の“Ｌｏｗ”レベルへ低下を促進することができる。結果として、“１”（書き込み済）読出しマージンを保持することができる。
【０１０９】
したがって、本実施例３の半導体集積回路３００では、出力信号Ｓｏｕｔの電位を、より確実に、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させることができる。
【０１１０】
実施例１と同様に、該読み出し動作モードにおいては、電圧供給端子１の電位を書き込み電位よりも低い正の読み出し電位に設定するとともに、第２の入力信号Ｓ２により第２のＭＯＳトランジスタ６を所定期間オンした後、第１の入力信号Ｓ１により第１のＭＯＳトランジスタ５を所定期間オンする。
【０１１１】
そして、例えば、出力端子３から出力された出力信号Ｓｏｕｔの電位をラッチ回路８によりラッチした結果を、フリップフロップ回路等を用いて認識することにより、プログラム素子７が書き込まれているか否かを判断することができる。
【０１１２】
また、既述のように、本実施例においては、ＭＯＳトランジスタのゲート電極そのものをプログラムする素子にしている。これにより、既述の従来技術と比較して、面積効率を向上し、回路の集積度の向上を図ることができる。
【０１１３】
以上のようにして、書き込み（エレクトロマイグレーション）後ゲート電極７ａの抵抗値が期待通りに高いものが得られないときに、“１”読出しマージンを保持することができる。
【０１１４】
また、実施例１と同様に、本実施例３に係る半導体集積回路によれば、回路の集積度の向上を図ることができる。
【０１１５】
本発明は、以下の付記に記載されるような構成が考えられる。
【０１１６】
（付記１）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンし、前記第１の電位は、電源電位であり、前記第２の電位は、接地電位であり、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、前記プログラム素子は、ｎＭＯＳトランジスタであることを特徴とする半導体集積回路。
【０１１７】
（付記２）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンし、前記第１の電位は、接地電位であり、前記第２の電位は、電源電位であり、前記第１のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタは、ｎＭＯＳトランジスタであり、前記プログラム素子は、ｐＭＯＳトランジスタであることを特徴とする半導体集積回路。
【０１１８】
（付記３）
電圧供給端子と、第１の入力信号が入力される第１の入力端子と、出力信号を出力する出力端子と、第２の入力信号が入力される第２の入力端子と、前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンし、前記書き込み電位は、前記電源電位よりも高いことを特徴とする半導体集積回路。
【図面の簡単な説明】
【０１１９】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。
【図２Ａ】図１に示すプログラム素子７のレイアウトの一例を示す図である。
【図２Ｂ】図２Ａに示すプログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図２Ｃ】図２Ａに示すプログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図２Ｄ】図２Ａに示すプログラム素子７のＺ−Ｚ’線に沿った断面を示す断面図である。
【図３】図１に示す半導体集積回路１００のレイアウトを示す図である。
【図４】書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。
【図５】書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【図６Ａ】図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図６Ｂ】図２Ａに示すプログラム素子７が書き込みされた状態における、該プログラム素子７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図７】読み出し動作モードにおいて、データの書き込みがされていないプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図８】書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図９】読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図１０】書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１１】本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。
【図１２Ａ】図１１に示すプログラム素子２０７のレイアウトの一例を示す図である。
【図１２Ｂ】図１２Ａに示すプログラム素子２０７のＸ−Ｘ’線に沿った断面を示す断面図である。
【図１２Ｃ】図１２Ａに示すプログラム素子２０７のＹ−Ｙ’線に沿った断面を示す断面図である。
【図１２Ｄ】図１２Ａに示すプログラム素子２０７のＺ−Ｚ’線に沿った断面を示す断面図である。
【図１３】書き込み動作モードにおける、プログラム素子に対する書き込みが進行してはいない状態を示す図である。
【図１４】書き込み動作モードにおける、プログラム素子に対する書き込みが進行した状態を示す図である。
【図１５】書き込みがされていないプログラム素子および書き込みされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１６】本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。
【図１７】書き込みがされていないプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【図１８】読み出し動作モードにおいて、データの書き込みがされたプログラム素子に対して読み出し電圧を印加した状態を示す図である。
【図１９】書き込みがされたプログラム素子に対して読み出しする場合における、読み出し動作モードの信号波形を示すタイミングチャートである。
【符号の説明】
【０１２０】
１ 電圧供給端子
２ 第１の入力端子
３ 出力端子
４ 第２の入力端子
５ 第１のＭＯＳトランジスタ
６、２０６ 第２のＭＯＳトランジスタ
７、２０７ プログラム素子
７ａ ゲート電極
７ａ１ ポリシリコン膜
７ａ２ シリサイド膜
７ｂ ゲート絶縁膜
７ｃ ドレイン
７ｄ ソース
７ｅ 半導体基板
７ｆ 高抵抗領域
８ ラッチ回路
１００、２００、３００ 半導体集積回路
１０１ 電源回路
３０１ 接続点
３０２ 容量
【特許請求の範囲】
【請求項１】
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンする
ことを特徴とする半導体集積回路。
【請求項２】
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンする
ことを特徴とする半導体集積回路。
【請求項３】
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの前記ゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子の前記ゲート電極のシリサイド膜の膜厚は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの前記ゲート電極の前記シリサイド膜の膜厚よりも薄い
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記書き込み動作モードにおいて前記第１のＭＯＳトランジスタをオンした場合に、前記プログラム素子の前記ゲート電極と前記プログラム素子の拡散層との間の電位差が前記プログラム素子の前記ゲート絶縁膜の絶縁耐圧を越えないように、前記書き込み電位が設定される
ことを特徴とすることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【請求項５】
前記プログラム素子の前記ゲート電極と前記第１のＭＯＳトランジスタとの接続点と、前記接地と、の間に容量が接続されていることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。
【請求項１】
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも低い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンした後、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンする
ことを特徴とする半導体集積回路。
【請求項２】
電圧供給端子と、
第１の入力信号が入力される第１の入力端子と、
出力信号を出力する出力端子と、
第２の入力信号が入力される第２の入力端子と、
前記電圧供給端子に一端が接続され、前記第１の入力端子にゲート電極が接続された第１のＭＯＳトランジスタと、
第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第２の入力端子にゲート電極が接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続されるとともに前記第１の電位よりも高い第２の電位に他端が接続されたＭＯＳトランジスタとして機能するプログラム素子と、を備え、
前記プログラム素子のゲート電極は、前記第１のＭＯＳトランジスタの他端に一端が接続され、接地電位に他端が接続されるとともに、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子にデータを書き込むための書き込み動作モードにおいては、
前記電圧供給端子の電位を正の書き込み電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンすることにより、前記シリサイド膜をエレクトロマイグレーションさせ、
前記プログラム素子に記憶されたデータを読み出すための読み出し動作モードにおいては、
前記電圧供給端子の電位を前記書き込み電位よりも低い正の読み出し電位に設定するとともに、前記第１の入力信号により前記第１のＭＯＳトランジスタを所定期間オンした後、前記第２の入力信号により前記第２のＭＯＳトランジスタを所定期間オンする
ことを特徴とする半導体集積回路。
【請求項３】
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの前記ゲート電極は、ゲート絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、を含み、
前記プログラム素子の前記ゲート電極のシリサイド膜の膜厚は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの前記ゲート電極の前記シリサイド膜の膜厚よりも薄い
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記書き込み動作モードにおいて前記第１のＭＯＳトランジスタをオンした場合に、前記プログラム素子の前記ゲート電極と前記プログラム素子の拡散層との間の電位差が前記プログラム素子の前記ゲート絶縁膜の絶縁耐圧を越えないように、前記書き込み電位が設定される
ことを特徴とすることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【請求項５】
前記プログラム素子の前記ゲート電極と前記第１のＭＯＳトランジスタとの接続点と、前記接地と、の間に容量が接続されていることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−２６６９５０（Ｐ２００９−２６６９５０Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１２６９２（Ｐ２００８−１１２６９２）
【出願日】平成２０年４月２３日（２００８．４．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２３日（２００８．４．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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