クロック配線構造、半導体装置、及び半導体装置の製造方法
【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のクロック配線構造、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模、高性能のＬＳＩでは、クロックのスキューやジッタを小さく抑えるために、等長配線によるツリー構造やメッシュ構造などの特殊なクロック分配手法が用いられている。このクロック配線に隣接して、その上下層や同層に配線がランダムに配置されていると、寄生容量や寄生インダクタンスを精度良く見積もることが困難になる。そして、波形なまりやクロストークの正確な見積もりが困難になる。この問題を解決するために、クロック配線の上下左右にシールド配線を設ける手法が考案されている（例えば、特許文献１、２）。
【０００３】
図６は、特許文献２に開示された従来のクロック配線構造を示す部分斜視図である。図６において、クロック配線１０１の両側には、一対の第１シールド配線１０２が平行に配置されている。一対の第１シールド配線１０２はクロック配線１０１と同層に形成されている。そして、クロック配線１０１及び第１シールド配線１０２の下には、太幅配線の第２シールド配線１０３が配置されている。この第２シールド配線１０３は、少なくともクロック配線１０１及び一対の第１シールド配線１０２に対応する部分を覆う、幅の広い一本の配線からなる。第２シールド配線１０３は、クロック配線１０１より下層の配線層で形成されている。また、第２シールド配線１０３は、他の配線層の信号配線１０４より上層の配線層で形成されている。
【０００４】
一対の第１シールド配線１０２と太幅線幅の第２シールド配線１０３は、配線層間をつなぐＶｉａ配線（不図示）を介して電気的に接続されている。第１シールド配線１０２及び第２シールド配線１０３は、ともにグランド（接地）電位に接続されている。このように、太幅線幅の第２シールド配線１０３を、信号配線１０４とクロック配線１０１との間の配線層に形成することで、信号配線１０４とのクロストークに起因するクロックスキューを低減することができる。
【０００５】
下層の第２シールド配線１０３は、クロック配線１０１と同程度の線幅を持つ配線として形成することも可能であるが、図６に示すようなプレート状の太幅配線とすることで、擬似的なマイクロストリップ構造が形成される。これにより、スキュー低減の効果を高めることができる。この場合、第２シールド配線１０３は、少なくとも対象となるクロック配線１０１及びその両側のシールド配線１０２に対向する領域を覆っている必要がある。
【特許文献１】特開平８−２７４１６７号公報
【特許文献２】特開２００３−１５８１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示す特許文献２のクロック配線構造では、太幅線幅の第２シールド配線１０３は、対象となるクロック配線１０１に対向する所定の領域に配設されている。従って、第２シールド配線１０３を通常配線として用いられるＣｕ（銅）にて形成する場合、第２シールド配線１０３と同層に他の通常配線を設けることができる。すなわち、第２シールド配線１０３の形成された配線層の他の領域は、クロック配線１０１以外の通常の信号や電源の配線層として用いられている。
【０００７】
しかしながら、通常の配線を、太幅線幅の第２シールド配線１０３と同じ層に精度良く形成することは困難である。すなわち、線幅が太くパターン面積の大きい第２シールド配線１０３と、線幅が細くパターン面積の小さい通常配線との両方を、同じＣｕによって同層に精度良く形成することは難しい。このようなパターンの粗密差に起因して、リソグラフィ時の近接効果やエッチング時のマイクロローディング効果、ＣＭＰ工程のディッシング（配線へこみ）などが発生し、配線形状にばらつきが発生してしまう。上記を回避するために、通常配線とは別に、太幅線幅の第２シールド配線１０３の専用配線層を設けて、これをＣｕとは異なる金属、例えばＴｉＮやＴａＮ等のスパッタリングにて形成すれば、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、大面積の太幅シールド配線を形成することができるが、このような専用配線層の導入は製造コストの増大を招いてしまう。すなわち、従来のクロック配線構造では、高性能化と同時に、低コスト化を実現することが困難であった。
【課題を解決するための手段】
【０００８】
本発明にかかる配線構造は、クロック配線と、前記クロック配線と同層において、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線と、前記クロック配線と絶縁層を介した異なる層において、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆うように設けられた第２シールド配線と、一対の電極が絶縁層を介して対向配置されたＭＩＭ容量と、を備え、前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方が、前記第２シールド配線と同層に設けられているものである。このような構成にすることにより、太幅配線の第２シールド配線は、通常配線とは異なる配線層に形成することができる。従って、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線を形成することができる。さらに、デカップリング容量として形成されるＭＩＭ容量の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【０００９】
また、本発明にかかる半導体装置の製造方法は、クロック配線と、ＭＩＭ容量とを有する半導体装置の製造方法であって、基板上に、前記クロック配線と、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線とを形成し、前記クロック配線及び前記一対の第１シールド配線の形成前又は形成後に、前記ＭＩＭ容量の一対の電極と、前記一対の電極のうち少なくとも一方と同層に設けられ、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆う第２シールド配線とを、前記クロック配線と絶縁層を介した異なる層に形成するものである。これにより、太幅配線の第２シールド配線は、通常配線とは異なる配線層に形成することができる。従って、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線を形成することができる。さらに、デカップリング容量として形成されるＭＩＭ容量の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【発明の効果】
【００１０】
本発明によれば、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１２】
実施の形態１．
初めに、本実施の形態１に係る半導体装置について、図１及び図２を用いて説明する。図１は、実施の形態１に係るクロック配線構造を示す部分斜視図である。図２は、実施の形態１に係るクロック配線構造を示す上面図である。なお、図１では、各構成要素の一部分のみを切断して記載している。
【００１３】
図１及び図２において、本実施の形態に係る半導体装置１は、クロック配線１１と、ＭＩＭ容量３０と、信号配線１４とを備える配線構造が設けられた図示しない配線基板を有している。
【００１４】
クロック配線１１の両側には、一対の第１シールド配線１２が平行に配置されている。一対の第１シールド配線１２はクロック配線１１と同層に形成されている。それぞれの第１シールド配線１２は、クロック配線１１に沿って設けられている。一方の第１シールド配線１２と他方の第１シールド配線１２との間に、クロック配線１１が配設される。クロック配線１１は、それぞれの第１シールド配線１２と離間して設けられている。
【００１５】
これらクロック配線１１及び第１シールド配線１２の下には、太幅配線の第２シールド配線１３が配置されている。この第２シールド配線１３は、少なくともクロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように、幅の広い一本の配線からなる。第２シールド配線１３は、クロック配線１１より下層の配線層で形成されている。すなわち、第２シールド配線１３が、図示しない絶縁層を介してクロック配線１１及び一対の第１シールド配線１２の対面に配設されている。また、第２シールド配線１３は、信号配線１４の設けられた配線層より上の配線層で形成されている。従って、信号配線１４とクロック配線１１の間の配線層に、第２シールド配線１３が形成されている。第２シールド配線１３と信号配線１４とは、これらの間に設けられた図示しない絶縁層により、互いに絶縁されている。
【００１６】
一対の第１シールド配線１２は、図２に示すように、配線層間をつなぐＶｉａ配線１９を介して太幅線幅の第２シールド配線１３と電気的に接続されている。Ｖｉａ配線１９は、シールド配線１２とシールド配線１３の間の図示しない絶縁層に形成されたスルーホールに埋め込まれた導電層である。そして、これら第１シールド配線１２及び第２シールド配線１３は、グランド（接地）電位に接続される。
【００１７】
このように構成されたクロック配線構造では、第１シールド配線１２及び第２シールド配線１３を、クロック配線１１のノイズシールドとして機能させることができる。すなわち、第２シールド配線１３は、信号配線１４等、第２シールド配線１３より下層に設けられた他の配線とのクロストークに起因するクロックスキューを低減できる。また、第１シールド配線１２は、後述する電源配線１５やグランド配線１６等、クロック配線１１と同層に形成された他の配線とのクロストークに起因するクロックスキューを低減する。
【００１８】
また、本実施の形態にかかる半導体装置１は、電源ノイズ低減のためのデカップリング容量として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量３０が設けられている。このＭＩＭ容量３０は、図示しない絶縁層を介して対向配置された２つの平板状電極（上部電極１７、下部電極１８）を有している。２つの電極のうち、上側に形成された上部電極１７は、図２に示すように、Ｖｉａ配線２０を介して電源配線１５と接続されている。また、下側に形成された下部電極１８は、Ｖｉａ配線２１を介してグランド配線１６と接続されている。
【００１９】
ここで、本実施の形態では、図１に示すように、クロック配線１１の第２シールド配線１３とＭＩＭ容量３０の下部電極１８とが同層に設けられている。すなわち、太幅配線の第２シールド配線１３が、ＭＩＭ容量３０の下部電極１８と同一の配線層によって形成されている。ＭＩＭ容量３０の平板状電極については、ＴａＮ等の通常配線とは異なる金属にて薄膜として形成されることが"Application of on-chip MIM decoupling capacitor for 90nm SOI microprocessor", D. Roberts et al., IEDM 2005, Pages 72 - 75に開示されている。従って、本実施の形態では、第２シールド配線１３を下部電極１８と同じ通常配線とは異なる金属によって形成している。ここでは、クロック配線１１、シールド配線１２、信号配線１４、電源配線１５、及びグランド配線１６は、通常配線に用いられる金属として、例えばＣｕによって形成されている。一方、第２シールド配線１３、上部電極１７、及び下部電極１８は、通常配線と異なる金属として、例えばＴｉＮによって形成される。
【００２０】
続いて、本実施の形態にかかる半導体装置１の製造方法について説明する。まず始めに、ウェハー等の配線基板上に、信号配線１４を形成する。溝エッチング工程、めっき工程、及びＣＭＰ工程などの工程を経て、信号配線１４としてＣｕ配線を形成する。
【００２１】
次に、この信号配線１４の上に絶縁層を形成した後、スパッタリングによって第２シールド配線１３及び下部電極１８となる材料を配線基板上全面に成膜する。本実施の形態では、第２シールド配線１３及び下部電極１８となる材料として、通常配線とは異なる金属を用いる。例えば、ここでは、第２シールド配線１３及び下部電極１８となる材料としてＴｉＮを成膜する。そして、フォトリソグラフィ工程、エッチング工程、レジスト除去工程などの工程を経て、成膜された材料を所定の形状にパターニングして、第２シールド配線１３及び下部電極１８を形成する。
【００２２】
さらに、これらを覆う絶縁層を形成した後、再度スパッタリングによって上部電極１７となる材料を配線基板上全面に成膜する。ここでは、上部電極１７となる材料として、同様に、通常配線とは異なる金属であるＴｉＮを成膜する。そして、フォトリソグラフィ工程、エッチング工程、レジスト除去工程などの工程を経て、成膜された材料をパターニングして、上部電極１７を形成する。
【００２３】
次に、上部電極１７を覆う絶縁層を形成した後、第２シールド配線１３、上部電極１７、及び下部電極１８上の絶縁膜にスルーホールを開口する。これにより、第２シールド配線１３、上部電極１７、及び下部電極１８に到達するスルーホールが形成され、第２シールド配線１３、上部電極１７、及び下部電極１８の表面が露出する。そして、このスルーホールにＶｉａ配線１９、２０、２１を形成する。
【００２４】
その後、溝エッチング工程、めっき工程、及びＣＭＰ工程などの工程を経て、クロック配線１１、第１シールド配線１２、電源配線１５、及びグランド配線１６としてＣｕ配線を形成する。これにより、Ｖｉａ配線１９を介して第２シールド配線と電気的に接続する第１シールド配線１２が形成される。また、Ｖｉａ配線２０を介して上部電極１７と電気的に接続する電源配線１５が形成される。さらに、Ｖｉａ配線２１を介して下部電極１８と電気的に接続するグランド配線１６が形成される。以上の工程を経て、本実施の形態の半導体装置１が完成する。
【００２５】
なお、上記説明では、第２シールド配線１３をＭＩＭ容量３０の下部電極１８と同一の配線層にて形成したが、ＭＩＭ容量３０の上部電極１７と同一の配線層で形成してもよい。また、第２シールド配線１３は１つの配線層によって構成される単層構造に限らず、第２シールド配線１３を、上部電極１７と同一の配線層と、下部電極１８と同一の配線層との両方によって形成して、二重構造にしてもよい。
【００２６】
このように、本実施の形態では、太幅配線の第２シールド配線１３を、ＭＩＭ容量３０の電極の少なくとも一方と同層に形成する。すなわち、線幅が太くパターン面積の大きい第２シールド配線１３を、同様にパターン面積の大きい上部電極１７や下部電極１８と同層に形成することで、パターンの粗密差を低減できる。これにより、第２シールド配線１３及びＭＩＭ容量３０の形成において、パターンの粗密差に起因した、リソグラフィ時の近接効果やエッチング時のマイクロローディング効果の発生を抑制できる。また、第２シールド配線１３を、デカップリング容量として形成されるＭＩＭ容量３０の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【００２７】
さらに、第２シールド配線１３が、通常配線とは異なる専用の配線層で形成される。これにより、通常配線と第２シールド配線１３の両方を、それぞれ最適なプロセス条件で形成することができる。従って、通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線１３を形成することができる。さらに、第２シールド配線１３となる材料はスパッタリングを用いて成膜される。これにより、均一な膜厚を有する第２シールド配線１３を、ＣＭＰ工程を経ることなく形成できるため、ディッシングの発生がない。以上のことから、本実施の形態によれば、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することができる。
【００２８】
なお、本実施の形態では、第２シールド配線１３をＭＩＭ容量３０と離間して形成する場合について例示的に説明をしたが、第２シールド配線１３をＭＩＭ容量３０から延在して形成することも可能である。図３は、実施の形態１の別の実施例に係るクロック配線構造を示す部分斜視図である。図３に示すように、第２シールド配線１３を下部電極１８から延在して形成してもよい。すなわち、図１及び図２のように、第２シールド配線１３と下部電極１８とをそれぞれ別々のパターンとして離間して形成してもよいし、図３のように、第２シールド配線１３と下部電極１８とを１つのパターンとして一体的に形成してもよい。また、図４は、実施の形態１のさらに別の実施例に係るクロック配線構造を示す部分斜視図である。図４に示すように、第２シールド配線１３を上部電極１７、下部電極１８の両方から延在して形成してもよい。
【００２９】
その他の実施の形態．
クロック配線は、上記配線構造のみに限られるものではない。図５は、その他の実施の形態に係るクロック配線構造を示す部分斜視図である。なお、図５にはＭＩＭ容量３０は不図示であるが、図１に示す半導体装置１と同様、第２シールド配線１３はＭＩＭ容量３０の下部電極１８と同層に形成されている。図５に示す半導体装置２には、２つのクロック配線１１により差動クロックペア配線が形成されている。これら２つのクロック配線１１の外側に、一対の第１シールド配線１２が配置される。そして、クロック配線１１と信号配線１４との間の配線層には、太幅配線の第２シールド配線１３がクロック配線１１及び第１シールド配線１２の対向する部分を覆うように形成されている。図５には図示していないが、第２シールド配線１３は、ＭＩＭ容量の下部電極１８と同一の配線層に設けられている。従って、第２シールド配線１３は、クロック配線１１、第１シールド配線１２、信号配線１４などの通常配線とは異なる金属によって形成されている。
【００３０】
なお、実施の形態１と同様、差動クロックペア配線の第２シールド配線１３は、下部電極１８と同一の配線層に限らず、ＭＩＭ容量３０の上部電極１７と同一の配線層であってもよい。また、第２シールド配線１３が、上部電極１７と同一の配線層と、下部電極１８と同一の配線層との両方によって形成された、二重構造であってもよい。さらに、第２シールド配線は、上部電極１７、下部電極１８、又はこれら両方から延在されていてもよい。このように、差動クロックペア配線の第２シールド配線１３が、ＭＩＭ容量３０の電極の少なくとも一方と同層、且つ、通常配線とは異なる配線層に形成された配線構造であれば、実施の形態１と同様の効果を奏することができる。これにより、通常配線に影響を与えることなく、パターン面積の大きい第２シールド配線１３を形成することができる。従って、実施の形態１と同様、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することがすることができる。
【００３１】
また、第２シールド配線１３がクロック配線１１の下層に設けられる上記配線構造に限られるものではない。クロック配線１１及び第１シールド配線１２に沿って、クロック配線１１の上層、又は上層と下層の両方に、第２シールド配線１３を設けてもよいことは言うまでもない。
【００３２】
なお、図１、図３、及び図４では、クロック配線１１、第１シールド配線１２、電源配線１５、及びグランド配線１６より下側には、第２シールド配線１３、信号配線１４、上部電極１７、及び下部電極１８の部分を除いて絶縁層で充たされているが、図では絶縁層を省略して示している。また、図２には、図１に示す信号配線１４は省略して記載している。図５では、同様に、クロック配線１１及び第１シールド配線１２より下側には、第２シールド配線１３及び信号配線１４の部分を除いて絶縁層で充たされているが、図では絶縁層を省略して示している。
【００３３】
また、図１〜図５では、各構成要素の一部分のみを切断して記載している。一般には、クロック配線１１は、長く延在し、途中に屈曲部、分岐部を含む場合も多いが、第１シールド配線１２もクロック配線１１が屈曲すればこれに従って屈曲し、クロック配線１１が分岐すればこれに従って分岐し、クロック配線１１に沿って配設されている。第２シールド配線１３も同様にクロック配線１１及び第１シールド配線１２に沿って配設される。
【００３４】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１に係るクロック配線構造を示す部分斜視図である。
【図２】実施の形態１に係るクロック配線構造を示す上面図である。
【図３】実施の形態１の別の実施例に係るクロック配線構造を示す部分斜視図である。
【図４】実施の形態１のさらに別の実施例に係るクロック配線構造を示す部分斜視図である。
【図５】その他の実施の形態に係るクロック配線構造を示す部分斜視図である。
【図６】従来のクロック配線構造を示す部分斜視図である。
【符号の説明】
【００３６】
１、２ 半導体装置、１１ クロック配線、
１２ 第１シールド配線、１３ 第２シールド配線、
１４ 信号配線、１５ 電源配線、１６ グランド配線、
１７ 上部電極、１８ 下部電極、３０ ＭＩＭ容量、
１０１ クロック配線、１０２ 第１シールド配線、
１０３ 第２シールド配線、１０４ 信号配線
【技術分野】
【０００１】
本発明は、半導体集積回路のクロック配線構造、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模、高性能のＬＳＩでは、クロックのスキューやジッタを小さく抑えるために、等長配線によるツリー構造やメッシュ構造などの特殊なクロック分配手法が用いられている。このクロック配線に隣接して、その上下層や同層に配線がランダムに配置されていると、寄生容量や寄生インダクタンスを精度良く見積もることが困難になる。そして、波形なまりやクロストークの正確な見積もりが困難になる。この問題を解決するために、クロック配線の上下左右にシールド配線を設ける手法が考案されている（例えば、特許文献１、２）。
【０００３】
図６は、特許文献２に開示された従来のクロック配線構造を示す部分斜視図である。図６において、クロック配線１０１の両側には、一対の第１シールド配線１０２が平行に配置されている。一対の第１シールド配線１０２はクロック配線１０１と同層に形成されている。そして、クロック配線１０１及び第１シールド配線１０２の下には、太幅配線の第２シールド配線１０３が配置されている。この第２シールド配線１０３は、少なくともクロック配線１０１及び一対の第１シールド配線１０２に対応する部分を覆う、幅の広い一本の配線からなる。第２シールド配線１０３は、クロック配線１０１より下層の配線層で形成されている。また、第２シールド配線１０３は、他の配線層の信号配線１０４より上層の配線層で形成されている。
【０００４】
一対の第１シールド配線１０２と太幅線幅の第２シールド配線１０３は、配線層間をつなぐＶｉａ配線（不図示）を介して電気的に接続されている。第１シールド配線１０２及び第２シールド配線１０３は、ともにグランド（接地）電位に接続されている。このように、太幅線幅の第２シールド配線１０３を、信号配線１０４とクロック配線１０１との間の配線層に形成することで、信号配線１０４とのクロストークに起因するクロックスキューを低減することができる。
【０００５】
下層の第２シールド配線１０３は、クロック配線１０１と同程度の線幅を持つ配線として形成することも可能であるが、図６に示すようなプレート状の太幅配線とすることで、擬似的なマイクロストリップ構造が形成される。これにより、スキュー低減の効果を高めることができる。この場合、第２シールド配線１０３は、少なくとも対象となるクロック配線１０１及びその両側のシールド配線１０２に対向する領域を覆っている必要がある。
【特許文献１】特開平８−２７４１６７号公報
【特許文献２】特開２００３−１５８１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示す特許文献２のクロック配線構造では、太幅線幅の第２シールド配線１０３は、対象となるクロック配線１０１に対向する所定の領域に配設されている。従って、第２シールド配線１０３を通常配線として用いられるＣｕ（銅）にて形成する場合、第２シールド配線１０３と同層に他の通常配線を設けることができる。すなわち、第２シールド配線１０３の形成された配線層の他の領域は、クロック配線１０１以外の通常の信号や電源の配線層として用いられている。
【０００７】
しかしながら、通常の配線を、太幅線幅の第２シールド配線１０３と同じ層に精度良く形成することは困難である。すなわち、線幅が太くパターン面積の大きい第２シールド配線１０３と、線幅が細くパターン面積の小さい通常配線との両方を、同じＣｕによって同層に精度良く形成することは難しい。このようなパターンの粗密差に起因して、リソグラフィ時の近接効果やエッチング時のマイクロローディング効果、ＣＭＰ工程のディッシング（配線へこみ）などが発生し、配線形状にばらつきが発生してしまう。上記を回避するために、通常配線とは別に、太幅線幅の第２シールド配線１０３の専用配線層を設けて、これをＣｕとは異なる金属、例えばＴｉＮやＴａＮ等のスパッタリングにて形成すれば、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、大面積の太幅シールド配線を形成することができるが、このような専用配線層の導入は製造コストの増大を招いてしまう。すなわち、従来のクロック配線構造では、高性能化と同時に、低コスト化を実現することが困難であった。
【課題を解決するための手段】
【０００８】
本発明にかかる配線構造は、クロック配線と、前記クロック配線と同層において、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線と、前記クロック配線と絶縁層を介した異なる層において、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆うように設けられた第２シールド配線と、一対の電極が絶縁層を介して対向配置されたＭＩＭ容量と、を備え、前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方が、前記第２シールド配線と同層に設けられているものである。このような構成にすることにより、太幅配線の第２シールド配線は、通常配線とは異なる配線層に形成することができる。従って、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線を形成することができる。さらに、デカップリング容量として形成されるＭＩＭ容量の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【０００９】
また、本発明にかかる半導体装置の製造方法は、クロック配線と、ＭＩＭ容量とを有する半導体装置の製造方法であって、基板上に、前記クロック配線と、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線とを形成し、前記クロック配線及び前記一対の第１シールド配線の形成前又は形成後に、前記ＭＩＭ容量の一対の電極と、前記一対の電極のうち少なくとも一方と同層に設けられ、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆う第２シールド配線とを、前記クロック配線と絶縁層を介した異なる層に形成するものである。これにより、太幅配線の第２シールド配線は、通常配線とは異なる配線層に形成することができる。従って、リソグラフィやエッチング時に他の通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線を形成することができる。さらに、デカップリング容量として形成されるＭＩＭ容量の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【発明の効果】
【００１０】
本発明によれば、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１２】
実施の形態１．
初めに、本実施の形態１に係る半導体装置について、図１及び図２を用いて説明する。図１は、実施の形態１に係るクロック配線構造を示す部分斜視図である。図２は、実施の形態１に係るクロック配線構造を示す上面図である。なお、図１では、各構成要素の一部分のみを切断して記載している。
【００１３】
図１及び図２において、本実施の形態に係る半導体装置１は、クロック配線１１と、ＭＩＭ容量３０と、信号配線１４とを備える配線構造が設けられた図示しない配線基板を有している。
【００１４】
クロック配線１１の両側には、一対の第１シールド配線１２が平行に配置されている。一対の第１シールド配線１２はクロック配線１１と同層に形成されている。それぞれの第１シールド配線１２は、クロック配線１１に沿って設けられている。一方の第１シールド配線１２と他方の第１シールド配線１２との間に、クロック配線１１が配設される。クロック配線１１は、それぞれの第１シールド配線１２と離間して設けられている。
【００１５】
これらクロック配線１１及び第１シールド配線１２の下には、太幅配線の第２シールド配線１３が配置されている。この第２シールド配線１３は、少なくともクロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように、幅の広い一本の配線からなる。第２シールド配線１３は、クロック配線１１より下層の配線層で形成されている。すなわち、第２シールド配線１３が、図示しない絶縁層を介してクロック配線１１及び一対の第１シールド配線１２の対面に配設されている。また、第２シールド配線１３は、信号配線１４の設けられた配線層より上の配線層で形成されている。従って、信号配線１４とクロック配線１１の間の配線層に、第２シールド配線１３が形成されている。第２シールド配線１３と信号配線１４とは、これらの間に設けられた図示しない絶縁層により、互いに絶縁されている。
【００１６】
一対の第１シールド配線１２は、図２に示すように、配線層間をつなぐＶｉａ配線１９を介して太幅線幅の第２シールド配線１３と電気的に接続されている。Ｖｉａ配線１９は、シールド配線１２とシールド配線１３の間の図示しない絶縁層に形成されたスルーホールに埋め込まれた導電層である。そして、これら第１シールド配線１２及び第２シールド配線１３は、グランド（接地）電位に接続される。
【００１７】
このように構成されたクロック配線構造では、第１シールド配線１２及び第２シールド配線１３を、クロック配線１１のノイズシールドとして機能させることができる。すなわち、第２シールド配線１３は、信号配線１４等、第２シールド配線１３より下層に設けられた他の配線とのクロストークに起因するクロックスキューを低減できる。また、第１シールド配線１２は、後述する電源配線１５やグランド配線１６等、クロック配線１１と同層に形成された他の配線とのクロストークに起因するクロックスキューを低減する。
【００１８】
また、本実施の形態にかかる半導体装置１は、電源ノイズ低減のためのデカップリング容量として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量３０が設けられている。このＭＩＭ容量３０は、図示しない絶縁層を介して対向配置された２つの平板状電極（上部電極１７、下部電極１８）を有している。２つの電極のうち、上側に形成された上部電極１７は、図２に示すように、Ｖｉａ配線２０を介して電源配線１５と接続されている。また、下側に形成された下部電極１８は、Ｖｉａ配線２１を介してグランド配線１６と接続されている。
【００１９】
ここで、本実施の形態では、図１に示すように、クロック配線１１の第２シールド配線１３とＭＩＭ容量３０の下部電極１８とが同層に設けられている。すなわち、太幅配線の第２シールド配線１３が、ＭＩＭ容量３０の下部電極１８と同一の配線層によって形成されている。ＭＩＭ容量３０の平板状電極については、ＴａＮ等の通常配線とは異なる金属にて薄膜として形成されることが"Application of on-chip MIM decoupling capacitor for 90nm SOI microprocessor", D. Roberts et al., IEDM 2005, Pages 72 - 75に開示されている。従って、本実施の形態では、第２シールド配線１３を下部電極１８と同じ通常配線とは異なる金属によって形成している。ここでは、クロック配線１１、シールド配線１２、信号配線１４、電源配線１５、及びグランド配線１６は、通常配線に用いられる金属として、例えばＣｕによって形成されている。一方、第２シールド配線１３、上部電極１７、及び下部電極１８は、通常配線と異なる金属として、例えばＴｉＮによって形成される。
【００２０】
続いて、本実施の形態にかかる半導体装置１の製造方法について説明する。まず始めに、ウェハー等の配線基板上に、信号配線１４を形成する。溝エッチング工程、めっき工程、及びＣＭＰ工程などの工程を経て、信号配線１４としてＣｕ配線を形成する。
【００２１】
次に、この信号配線１４の上に絶縁層を形成した後、スパッタリングによって第２シールド配線１３及び下部電極１８となる材料を配線基板上全面に成膜する。本実施の形態では、第２シールド配線１３及び下部電極１８となる材料として、通常配線とは異なる金属を用いる。例えば、ここでは、第２シールド配線１３及び下部電極１８となる材料としてＴｉＮを成膜する。そして、フォトリソグラフィ工程、エッチング工程、レジスト除去工程などの工程を経て、成膜された材料を所定の形状にパターニングして、第２シールド配線１３及び下部電極１８を形成する。
【００２２】
さらに、これらを覆う絶縁層を形成した後、再度スパッタリングによって上部電極１７となる材料を配線基板上全面に成膜する。ここでは、上部電極１７となる材料として、同様に、通常配線とは異なる金属であるＴｉＮを成膜する。そして、フォトリソグラフィ工程、エッチング工程、レジスト除去工程などの工程を経て、成膜された材料をパターニングして、上部電極１７を形成する。
【００２３】
次に、上部電極１７を覆う絶縁層を形成した後、第２シールド配線１３、上部電極１７、及び下部電極１８上の絶縁膜にスルーホールを開口する。これにより、第２シールド配線１３、上部電極１７、及び下部電極１８に到達するスルーホールが形成され、第２シールド配線１３、上部電極１７、及び下部電極１８の表面が露出する。そして、このスルーホールにＶｉａ配線１９、２０、２１を形成する。
【００２４】
その後、溝エッチング工程、めっき工程、及びＣＭＰ工程などの工程を経て、クロック配線１１、第１シールド配線１２、電源配線１５、及びグランド配線１６としてＣｕ配線を形成する。これにより、Ｖｉａ配線１９を介して第２シールド配線と電気的に接続する第１シールド配線１２が形成される。また、Ｖｉａ配線２０を介して上部電極１７と電気的に接続する電源配線１５が形成される。さらに、Ｖｉａ配線２１を介して下部電極１８と電気的に接続するグランド配線１６が形成される。以上の工程を経て、本実施の形態の半導体装置１が完成する。
【００２５】
なお、上記説明では、第２シールド配線１３をＭＩＭ容量３０の下部電極１８と同一の配線層にて形成したが、ＭＩＭ容量３０の上部電極１７と同一の配線層で形成してもよい。また、第２シールド配線１３は１つの配線層によって構成される単層構造に限らず、第２シールド配線１３を、上部電極１７と同一の配線層と、下部電極１８と同一の配線層との両方によって形成して、二重構造にしてもよい。
【００２６】
このように、本実施の形態では、太幅配線の第２シールド配線１３を、ＭＩＭ容量３０の電極の少なくとも一方と同層に形成する。すなわち、線幅が太くパターン面積の大きい第２シールド配線１３を、同様にパターン面積の大きい上部電極１７や下部電極１８と同層に形成することで、パターンの粗密差を低減できる。これにより、第２シールド配線１３及びＭＩＭ容量３０の形成において、パターンの粗密差に起因した、リソグラフィ時の近接効果やエッチング時のマイクロローディング効果の発生を抑制できる。また、第２シールド配線１３を、デカップリング容量として形成されるＭＩＭ容量３０の電極と配線層を共有することで、製造コストの増大を抑えることができる。
【００２７】
さらに、第２シールド配線１３が、通常配線とは異なる専用の配線層で形成される。これにより、通常配線と第２シールド配線１３の両方を、それぞれ最適なプロセス条件で形成することができる。従って、通常配線へ影響を与えることなく、パターン面積の大きい第２シールド配線１３を形成することができる。さらに、第２シールド配線１３となる材料はスパッタリングを用いて成膜される。これにより、均一な膜厚を有する第２シールド配線１３を、ＣＭＰ工程を経ることなく形成できるため、ディッシングの発生がない。以上のことから、本実施の形態によれば、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することができる。
【００２８】
なお、本実施の形態では、第２シールド配線１３をＭＩＭ容量３０と離間して形成する場合について例示的に説明をしたが、第２シールド配線１３をＭＩＭ容量３０から延在して形成することも可能である。図３は、実施の形態１の別の実施例に係るクロック配線構造を示す部分斜視図である。図３に示すように、第２シールド配線１３を下部電極１８から延在して形成してもよい。すなわち、図１及び図２のように、第２シールド配線１３と下部電極１８とをそれぞれ別々のパターンとして離間して形成してもよいし、図３のように、第２シールド配線１３と下部電極１８とを１つのパターンとして一体的に形成してもよい。また、図４は、実施の形態１のさらに別の実施例に係るクロック配線構造を示す部分斜視図である。図４に示すように、第２シールド配線１３を上部電極１７、下部電極１８の両方から延在して形成してもよい。
【００２９】
その他の実施の形態．
クロック配線は、上記配線構造のみに限られるものではない。図５は、その他の実施の形態に係るクロック配線構造を示す部分斜視図である。なお、図５にはＭＩＭ容量３０は不図示であるが、図１に示す半導体装置１と同様、第２シールド配線１３はＭＩＭ容量３０の下部電極１８と同層に形成されている。図５に示す半導体装置２には、２つのクロック配線１１により差動クロックペア配線が形成されている。これら２つのクロック配線１１の外側に、一対の第１シールド配線１２が配置される。そして、クロック配線１１と信号配線１４との間の配線層には、太幅配線の第２シールド配線１３がクロック配線１１及び第１シールド配線１２の対向する部分を覆うように形成されている。図５には図示していないが、第２シールド配線１３は、ＭＩＭ容量の下部電極１８と同一の配線層に設けられている。従って、第２シールド配線１３は、クロック配線１１、第１シールド配線１２、信号配線１４などの通常配線とは異なる金属によって形成されている。
【００３０】
なお、実施の形態１と同様、差動クロックペア配線の第２シールド配線１３は、下部電極１８と同一の配線層に限らず、ＭＩＭ容量３０の上部電極１７と同一の配線層であってもよい。また、第２シールド配線１３が、上部電極１７と同一の配線層と、下部電極１８と同一の配線層との両方によって形成された、二重構造であってもよい。さらに、第２シールド配線は、上部電極１７、下部電極１８、又はこれら両方から延在されていてもよい。このように、差動クロックペア配線の第２シールド配線１３が、ＭＩＭ容量３０の電極の少なくとも一方と同層、且つ、通常配線とは異なる配線層に形成された配線構造であれば、実施の形態１と同様の効果を奏することができる。これにより、通常配線に影響を与えることなく、パターン面積の大きい第２シールド配線１３を形成することができる。従って、実施の形態１と同様、配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を低コストで提供することがすることができる。
【００３１】
また、第２シールド配線１３がクロック配線１１の下層に設けられる上記配線構造に限られるものではない。クロック配線１１及び第１シールド配線１２に沿って、クロック配線１１の上層、又は上層と下層の両方に、第２シールド配線１３を設けてもよいことは言うまでもない。
【００３２】
なお、図１、図３、及び図４では、クロック配線１１、第１シールド配線１２、電源配線１５、及びグランド配線１６より下側には、第２シールド配線１３、信号配線１４、上部電極１７、及び下部電極１８の部分を除いて絶縁層で充たされているが、図では絶縁層を省略して示している。また、図２には、図１に示す信号配線１４は省略して記載している。図５では、同様に、クロック配線１１及び第１シールド配線１２より下側には、第２シールド配線１３及び信号配線１４の部分を除いて絶縁層で充たされているが、図では絶縁層を省略して示している。
【００３３】
また、図１〜図５では、各構成要素の一部分のみを切断して記載している。一般には、クロック配線１１は、長く延在し、途中に屈曲部、分岐部を含む場合も多いが、第１シールド配線１２もクロック配線１１が屈曲すればこれに従って屈曲し、クロック配線１１が分岐すればこれに従って分岐し、クロック配線１１に沿って配設されている。第２シールド配線１３も同様にクロック配線１１及び第１シールド配線１２に沿って配設される。
【００３４】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１に係るクロック配線構造を示す部分斜視図である。
【図２】実施の形態１に係るクロック配線構造を示す上面図である。
【図３】実施の形態１の別の実施例に係るクロック配線構造を示す部分斜視図である。
【図４】実施の形態１のさらに別の実施例に係るクロック配線構造を示す部分斜視図である。
【図５】その他の実施の形態に係るクロック配線構造を示す部分斜視図である。
【図６】従来のクロック配線構造を示す部分斜視図である。
【符号の説明】
【００３６】
１、２ 半導体装置、１１ クロック配線、
１２ 第１シールド配線、１３ 第２シールド配線、
１４ 信号配線、１５ 電源配線、１６ グランド配線、
１７ 上部電極、１８ 下部電極、３０ ＭＩＭ容量、
１０１ クロック配線、１０２ 第１シールド配線、
１０３ 第２シールド配線、１０４ 信号配線
【特許請求の範囲】
【請求項１】
クロック配線と、
前記クロック配線と同層において、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線と、
前記クロック配線と絶縁層を介した異なる層において、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆うように設けられた第２シールド配線と、
一対の電極が絶縁層を介して対向配置されたＭＩＭ容量と、を備え、
前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方が、前記第２シールド配線と同層に設けられている配線構造。
【請求項２】
前記第２シールド配線は、前記クロック配線及び前記第１シールド配線と異なる金属によって形成されている請求項１に記載の配線構造。
【請求項３】
前記第２シールド配線は、前記ＭＩＭ容量の前記一対の電極の両方と同層に設けられた二重構造を有することを特徴とする請求項１又は２に記載の配線構造。
【請求項４】
前記第２シールド配線は、前記ＭＩＭ容量の前記電極から延在して形成されている請求項１乃至３のいずれか１項に記載の配線構造。
【請求項５】
請求項１乃至４のいずれかに記載の配線構造が設けられた半導体装置。
【請求項６】
クロック配線と、ＭＩＭ容量とを有する半導体装置の製造方法であって、
基板上に、前記クロック配線と、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線とを形成し、
前記クロック配線及び前記一対の第１シールド配線の形成前又は形成後に、前記ＭＩＭ容量の一対の電極と、前記一対の電極のうち少なくとも一方と同層に設けられ、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆う第２シールド配線とを、前記クロック配線と絶縁層を介した異なる層に形成する半導体装置の製造方法。
【請求項７】
前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方と、前記第２シールド配線とは、
前記クロック配線及び前記第１シールド配線と異なる金属をスパッタリングによって成膜し、
前記成膜された金属をエッチングによりパターニングして形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
クロック配線と、
前記クロック配線と同一レイヤであって前記クロック配線の延在方向に隣接する第１シールド配線と、
前記クロック配線と異なるレイヤであって少なくとも前記クロック配線の下に配置される第２シールド配線と、
前記第２シールド配線がその上部電極または下部電極となるＭＩＭ容量と、を備える半導体装置。
【請求項１】
クロック配線と、
前記クロック配線と同層において、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線と、
前記クロック配線と絶縁層を介した異なる層において、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆うように設けられた第２シールド配線と、
一対の電極が絶縁層を介して対向配置されたＭＩＭ容量と、を備え、
前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方が、前記第２シールド配線と同層に設けられている配線構造。
【請求項２】
前記第２シールド配線は、前記クロック配線及び前記第１シールド配線と異なる金属によって形成されている請求項１に記載の配線構造。
【請求項３】
前記第２シールド配線は、前記ＭＩＭ容量の前記一対の電極の両方と同層に設けられた二重構造を有することを特徴とする請求項１又は２に記載の配線構造。
【請求項４】
前記第２シールド配線は、前記ＭＩＭ容量の前記電極から延在して形成されている請求項１乃至３のいずれか１項に記載の配線構造。
【請求項５】
請求項１乃至４のいずれかに記載の配線構造が設けられた半導体装置。
【請求項６】
クロック配線と、ＭＩＭ容量とを有する半導体装置の製造方法であって、
基板上に、前記クロック配線と、前記クロック配線に沿ってその両側に設けられた一対の第１シールド配線とを形成し、
前記クロック配線及び前記一対の第１シールド配線の形成前又は形成後に、前記ＭＩＭ容量の一対の電極と、前記一対の電極のうち少なくとも一方と同層に設けられ、前記クロック配線及び前記一対の第１シールド配線の対向する領域を覆う第２シールド配線とを、前記クロック配線と絶縁層を介した異なる層に形成する半導体装置の製造方法。
【請求項７】
前記ＭＩＭ容量の前記一対の電極のうち少なくとも一方と、前記第２シールド配線とは、
前記クロック配線及び前記第１シールド配線と異なる金属をスパッタリングによって成膜し、
前記成膜された金属をエッチングによりパターニングして形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
クロック配線と、
前記クロック配線と同一レイヤであって前記クロック配線の延在方向に隣接する第１シールド配線と、
前記クロック配線と異なるレイヤであって少なくとも前記クロック配線の下に配置される第２シールド配線と、
前記第２シールド配線がその上部電極または下部電極となるＭＩＭ容量と、を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２１８５２６（Ｐ２００９−２１８５２６Ａ）
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願番号】特願２００８−６３６０８（Ｐ２００８−６３６０８）
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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