【課題】本発明は、ハードマクロセルを含む集積回路を精度良く配線解析することが可能な技術を提供することを目的とする。
【解決手段】本実施の形態に係る集積回路の配線解析方法は、コンピュータ装置により、ハードマクロセルを含む集積回路の配線解析を行う方法である。本集積回路の配線解析方法は、集積回路のネットリストからハードマクロセルを削除し、当該ネットリストでの、ハードマクロセルと接続していた部分を外部接続ピンとして置き換える工程（ステップ１７）と、その工程後のネットリストに対して、配線解析を行う工程（ステップ１８）とを備える。 （もっと読む）

【課題】各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する。
【解決手段】クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、前記クロックツリーセルに接続される第１電源ラインと、前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、前記第１電源ライン及び前記第２電源ラインに接続される複数の電源パッドとを備える。 （もっと読む）

【課題】 光アニールされる際の半導体基板の昇温時間を遅らせることなく温度ムラを低減することができ、回路性能の向上に寄与する。
【解決手段】 主波長が１．５μｍ以下の照射光による光アニール工程を経る半導体装置であって、半導体基板上に形成された、回路動作に関与する集積回路パターン２１，２２を有する回路パターン領域２０と、基板上に回路パターン領域２０と離間して形成され、集積回路パターンに用いられるゲートパターン２１と同じ構造で回路動作に関与しないダミーゲートパターン３１が主波長の０．４倍以下のピッチで周期的に配置されたダミーパターン領域３０とを備えた。 （もっと読む）

【課題】半導体集積回路のノイズが抑制可能で、設計期間が短縮可能な半導体集積回路の設計方法を提供する。
【解決手段】最低セル配置間隔決定部（配置禁止領域決定部）１３が個々のセルの単位時間当たりの平均動作回数及び使用電圧をもとに、セル間の最低セル配置間隔を個々のセルごとに決定して配置禁止領域を決定し、セル配置部１４が配置禁止領域にセルが配置されないように配置していくことで、ノイズを抑制可能な半導体集積回路の設計ができるとともに、ＴＡＴを短くでき、設計期間が短縮される。 （もっと読む）

【課題】要素回路ブロック間の配線構造に拘わらずアンテナフリーな回路構造の半導体装置を得ることを目的とする。
【解決手段】配線データＤ２１で規定される配線が入力端子ＰＩに接続される。入力端子ＰＩはトランスファゲートＴＦ３を介して入力用素子であるインバータＧ１の入力部に接続される。このトランスファゲートＴＦ３はＮＭＯＳゲートＱ３Ｎに電源電圧が付与され、ＰＭＯＳゲートＱ３Ｐに接地レベルが設定されることにより常時オン状態に設定される。 （もっと読む）

【課題】集積回路のレイアウト設計において、各部の入力信号の制約を満たしたレイアウト設計を容易化すること。
【解決手段】集積回路の回路設計支援装置１であって、集積回路のネットリストを取得するネットリスト読込部１０１と、ハードマクロの端子を選択端子として指定する端子選択部１０３と選択端子と当該端子に接続されたセルとの接続関係に関する情報である走査情報を生成する端子接続走査部と、生成された走査情報に基づいて選択端子に緩衝回路を接続することを決定し若しくは選択端子に接続された緩衝回路の変更を決定するバッファ追加／変更決定部１０７とを有することを特徴とする。 （もっと読む）

【課題】設計フローにおける手戻り工程を少なくし、設計期間の短縮、延いては設計コストの削減を図ることのできるコアサイズ見積もり方法を提供する。
【解決手段】回路情報ファイルＦ６とレイアウト条件ファイルＦ７とに基づいて、コア部の総ネット長と使用可能チャネル長とを算出し、総ネット長Ｌ_net-totalが使用可能チャネル長Ｌ_usable-total以下、且つ、水平方向の配線方向に関して、総ネット長Ｌ_net-total.Xが使用可能チャネル長Ｌ_{usable-total.X}以下、且つ、垂直方向の配線方向に関して、総ネット長Ｌ_net-total.Yが使用可能チャネル長Ｌ_{usable-total.Y}以下となるときのコアサイズを見積もる。 （もっと読む）

【課題】 半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。
【解決手段】 トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】デジタル回路とアナログ回路を混載する集積回路装置において、より精度の高いシミュレーションを実行し、信頼性の高い集積回路装置の設計方法等を提供すること。
【解決手段】まず、デジタル回路ブロックのポートと第１のセルを接続し、デジタル回路ブロックの接続情報を作成する（ステップＳ１２）。次に、デジタル回路ブロックのレイアウト情報を作成する（ステップＳ１４）。次に、デジタル回路ブロックのポートとアナログ回路ブロックのポートを接続し、全体回路の接続情報を作成する（ステップＳ２０）。次に、全体回路の接続情報及びレイアウト情報に基づいて、全体回路の配線負荷情報を作成する（ステップＳ２４）。最後に、第１のセルとアナログ回路ブロックに対して全体回路の配線負荷情報に基づく回路シミュレーションを実行する（ステップＳ２６）。 （もっと読む）

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。 （もっと読む）

【課題】デジタル回路とアナログ回路を混載する集積回路装置において、より精度の高いシミュレーションを実行し、信頼性の高い集積回路装置の設計方法等を提供すること。
【解決手段】デジタル回路ブロックとアナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、全体回路の接続情報を作成する（ステップＳ１４）。次に、全体回路のレイアウト情報を作成する（ステップＳ１６）。次に、全体回路の接続情報及びレイアウト情報に基づいてリピータセルに接続されるネットの配線負荷による遅延時間を計算し、遅延時間情報を作成する（ステップＳ２０）。次に、全体回路の接続情報に基づいて、全体回路に対するデジタルアナログ混在シミュレーションを実行する（ステップＳ２２）。最後に、デジタル回路ブロックとリピータセルに対して遅延時間情報に基づく論理シミュレーションを実行し、アナログ回路ブロックに対して回路シミュレーションを実行する。 （もっと読む）

【課題】半導体装置の信号線の配線に使用される配線トラックの数を減らし、信号線の配線を容易に行えるようにする。
【解決手段】クロックツリーを生成した後、ＬＳＩチップを複数の領域に分割し、クロックバッファとリーフセルを含む複数の領域に分割する（図１、Ｓ１５）。分割された各領域のクロックバッファをクロックスキューが適正な値となる水平方向の列に移動する（Ｓ１６）。水平方向の同一の列に配置したクロックバッファの出力側のクロック信号線を配線する（Ｓ１８）。 （もっと読む）

【課題】 製造プロセスへの付加を抑えコスト・ＴＡＴを増大させることなくタイミング最適化が可能となる半導体集積回路装置の製造方法を提供することを目的とする。
【解決手段】 タイミング制約違反の有無を判定し、タイミング制約違反が検出された場合にこれを解消する為に信号やクロックの更なる遅延が必要な最適化対象配線３３３とこれに所定間隔以下で近接する隣接配線３６１の間（隣接配線間）の一部又は全部にボイド形成抑止領域３８１を設定し、ボイド形成抑止領域内の最適化対象配線と隣接配線の間（隣接配線間）に絶縁膜を形成し、ボイド形成抑止領域外の最適化対象配線と隣接配線の間（隣接配線間）にボイド３７１ａ，ｂを形成する。 （もっと読む）

【課題】クリティカルな信号等の所定の信号の配線長に着目して配線レイアウトを早い段階で変更することにより、信頼性の高い半導体集積回路装置を短期間で設計するための設計支援プログラム等を提供すること。
【解決手段】本発明の半導体集積回路装置の設計支援プログラムは、配置配線の対象となる回路に含まれるセルを配置するセル配置手段１２と、配置配線の対象となる回路に含まれるネットを配線するネット配線手段１４と、配置配線後のレイアウトに基づいて、前記ネットの配線レイアウトを変更する配線レイアウト変更手段１６としてコンピュータを機能させる。ネット配線手段１４は、所定のネットの配線を他のネットの配線よりも優先して行う。配線レイアウト変更手段１６は、前記所定のネットの配線長を計算し、配線長が所定の規格値よりも大きい場合には、前記所定のネットの配線レイアウトを変更する。 （もっと読む）

【課題】半導体装置の解析を防止する。
【解決手段】半導体装置１０は、被保護回路素子領域１４ａを有する基板１２を具え、少なくとも被保護回路素子領域上にまたがって設けられている複数のシールド配線を有するシールド配線層３２と、複数のシールド配線それぞれに信号を入力する信号入力回路３４と、複数のシールド配線それぞれの信号を検出する検出回路３６と、信号入力回路が複数のシールド配線それぞれに入力した入力信号と検出回路がシールド配線それぞれにつき検出した検出信号とをシールド配線ごとに照合し、少なくとも被保護回路素子領域の回路素子の解析を無効化する信号を送出できる照合回路３８とを含む解析防止回路１８を具える。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】複数の配線層からなるバス配線について、各配線層の配線幅や配線間隔が異なる場合であっても、レイアウト面積の縮小化に寄与し、また、配線間容量を適切に調整する半導体素子及びそのレイアウト方法を提供する
【解決手段】第１の機能ブロックと第２の機能ブロックとを接続し、複数の配線層上に形成される複数の配線を有する半導体素子であって、複数の配線層は、各配線層毎に一定の配線幅と配線間隔とを有し、各配線層は、各配線層における配線幅と配線間隔との和についての単位長さあたりの配線の割合を各配線層の配線の割合の総和で除算した値と複数の配線の総数とを乗算することによって得られた値に基づいて決定される本数の配線を有する。 （もっと読む）

【課題】 最終段クロックバッファとクロックを供給するクロック分配回路間の配線ばらつきを抑止することにより、クロックスキューを低減する。
【解決手段】 クロック分配回路の上流はＨツリー構造、最終段はローカルフィッシュボーン構造とし、最終段バッファが接続される複数のクロック幹線は第１のクロック幹線と第２のクロック幹線とを含み、第１のクロック幹線からクロックを受ける複数の第１のフリップフロップが位置するセル配置可能列の数と第２のクロック幹線からクロックを受ける複数の第１のフリップフロップが位置するセル配置可能列の数が異なる。 （もっと読む）

【課題】任意の初期版数からの版数変更が可能な版数情報保持回路を有する半導体集積回路を提供する。
【解決手段】初期版数情報１３は、初期版数を出力する。加算器２０は、初期版数情報１３が出力する初期版数に１を加算した値を出力する。セレクタ２１は、初期版数と、加算器２０が出力する初期版数＋１とを入力し、そのうちの何れかを出力する。セレクタ２１は、セレクト条件保持ＦＦ１２が０クランプソースに接続されているときは、初期版数を出力する。また、セレクト条件保持ＦＦ１２が１クランプソースに接続されているときは、加算器２０より入力する初期版数＋１を出力する。ＨＷレビジョン出力制御部２２は、セレクタ２１が出力する値を、版数値を使用する論理部や、半導体集積回路外部に出力する。 （もっと読む）