【課題】低コストで半導体集積回路の製造が可能な半導体集積回路のレイアウト装置を提供する。
【解決手段】半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、ライブラリ、デザインルール、レイアウト、ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、本体部を制御するための操作を行う操作部と、表示画面においてレイアウト表示するとともに、表示画面には表示されないものであって、レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部を有することを特徴とする半導体集積回路のレイアウト装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】集積回路パッケージにおける配線経路の作成を適切に支援する。
【解決手段】集積回路パッケージの少なくとも各ピン、各水平ピン間、各垂直ピン間、及び各対角ピン間を配線のボトルネック箇所とし、各ボトルネック箇所に配線容量を付与する手順と、ボトルネック箇所ごとに入り口ノード及び出口ノードの二つのノードを生成する手順と、それぞれのボトルネック箇所について、ボトルネック箇所内の入り口ノードから出口ノードへの有向枝を生成し、隣接するボトルネック箇所間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、対角ピン間のボトルネック箇所と当該対角ピン間の全ての斜め隣のボトルネック箇所との間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、生成された全ての有向枝に、ボトルネック箇所に割り当てられた配線容量の最小値を枝容量として付与する手順とを有する。 （もっと読む）

【課題】ＯＣＶがあっても、フリップフロップ間のデータ伝達に対するタイミングマージンの変動を少なくすることのできるクロック配線方法を提供する。
【解決手段】セル配置の終了したレイアウトデータにもとづいて、データパスを有するフリップフロップ間のデータ伝達のクロック信号に対するタイミングマージンを算出し、そのタイミングマージンの少ない順にフリップフロップを２個ずつ組み合わせてフリップフロップ対を生成する。その後、それぞれのフリップフロップ対のフリップフロップ間に部分的クロック配線を配線し、その部分的クロック配線上において、その接続先の２個のフリップフロップへの等遅延点を求め、その等遅延点を最終分岐点とするクロックツリーを生成する。 （もっと読む）

【課題】チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、再配線を短く形成して、回路ブロック間のアイソレーションを高めるように半導体基板の中央部にＰＡＤを配置する場合にも、ウエハ検査プローブが相互に接触することがないように対策する。
【解決手段】半導体装置を構成する半導体基板２を縦方向及び横方向に２分割して、半導体基板２を合計４つの四角形状の領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４に区分する。前記４つに区分された回路領域では、各々、外周に沿って複数個のＰＡＤ２００が配置される。 （もっと読む）

【課題】レイアウト済みのセルのタイミング関係を崩すことなく所望のセルを追加配置可能なレイアウトを行う。
【解決手段】あらたなセル（追加セル）を追加する際に、配置可能な空き領域が無い場合には、レイアウト済みのセルの中から、最も信号伝搬のタイミングに影響しないセルを、あらたなセルを配置するための空き領域を用意するための移動対象セルとして選択する。選択されたセルを移動させた空き領域にあらたなセルを配置することによって、追加セルの挿入に伴うタイミング調整を不要もしくは必要最低限に留めることができる。 （もっと読む）

【課題】タイミング検証が必要なタイミング検証対象パスに対してもれなくタイミング検証を行うことができるタイミング検証方法およびその装置を提供する。
【解決手段】集積回路の接続情報を解析し、複数のタイミング検証対象パスを抽出するタイミング検証対象パス抽出工程と、複数のタイミング検証対象パスに対して、集積回路の製造条件および動作条件を含む代表タイミング検証条件に基づいて、信号の遅延関連情報を求め、当該遅延関連情報から複数のタイミング検証対象パスの信号遅延時間を求めて複数のタイミング検証対象パスを伝搬する信号のタイミング解析を行う第1のタイミング解析工程と、複数のタイミング検証対象パスから特定の判別条件を入力する工程と、特定の判別条件に合致する一部のパスを特定パスとして選択する特定パス選択工程と、特定パスを伝搬する信号のタイミング解析を行う第2のタイミング解析工程とを有するタイミング検証方法。 （もっと読む）

【課題】電源分離処理を行うと、チップサイズが増大する課題があった。
【解決手段】セルデータ格納部と、分離処理部とを具備する半導体装置のレイアウト設計装置によって解決できる。セルデータ格納部は、複数のセルが隣接して連続する構造を有する半導体装置における各セルのセルデータを格納する。分離処理部は、セルデータを処理し、複数のセルに亘って設けられるメタル配線を、半導体装置の設計基準に従って、セル間で分離する。分離処理部は、延伸・短縮部と、反転部とを備える。延伸・短縮部は、セルデータのそれぞれについて、メタル配線の一部であって、各セルのセル枠内に配置されるべきメタル部分の一端を延伸すると共に、他端を、一端を延伸した方向と同じ方向に短縮する。反転部は、延伸・短縮部によって、延伸され及び短縮されたメタル部分を有する任意のセルを、延伸された一端と、短縮された他端とが入れ替わるように、ミラー反転する。 （もっと読む）

【課題】並行する回路ブロック間配線のリピータ挿入位置の重なりを抑制できる半導体レイアウトシステムを提供する。
【解決手段】配線情報記憶部２０１は、配線の始点座標及び終点座標を含む回路ブロック間配線の配線情報を記憶する。グループ化処理部２１は、リピータ挿入対象の回路ブロック間配線のうちで、始点座標のＸ方向の座標又はＹ方向の座標の差が所定距離以内で、かつ、互いに並行して延びる配線部分を有する回路ブロック間配線をグループ化する。リピータ挿入基点決定部２２は、同じグループに所属する回路ブロック間配線について、始点座標からの距離が相互に異なる位置の座標をリピータ挿入基点に決定する。リピータ挿入処理部２３は、リピータ挿入基点を基点に、リピータ挿入対象の回路ブロック間配線に挿入するリピータセルの位置を決定する。 （もっと読む）

【課題】半導体集積回路内の電源配線は同電位内でメッシュ状に等間隔、等幅で全面配線することが一般的である。しかし、製造容易性の観点から、配線をある一定長又は一定面積以下に制限する場合がある。このような場合、従来に比べて電圧降下の影響が増大する。電圧降下は回路設計時の遅延計算に対して反映されるため、電圧降下の増大により、回路の高性能化を妨げる要因となる。
【解決手段】配線に対する長さ及び配線が占める面積に制限を持つ配線層を有する半導体集積回路チップ７００において、優先配線方向に平行に存在する同電位の電源配線に対して、電源配線の長さ及び面積制限を満たす範囲内で電源配線線分７０１間に存在する空き領域７０２の位置を相対的にずらした構造を実現することで、局所的な抵抗増加を分散し、電圧降下の影響を抑制する。 （もっと読む）

【課題】微細プロセスによって製造されたＬＳＩのブリッジ不良発生率を低減する。
【解決手段】ブリッジ故障除去装置１０は、半導体集積回路のレイアウト情報１６ｃからブリッジ故障を抽出するブリッジ故障抽出部１４ｂと、ブリッジ故障抽出部１４ｂによって抽出されたブリッジ故障を対象とするテストパターン１６ｆを生成するテストパターン生成部１４ｃと、テストパターン生成部１４ｃによって生成されたテストパターン１６ｆを半導体集積回路の論理接続情報１６ｂに適用して半導体集積回路の全信号の論理値情報１６ｊを算出する論理値情報算出部１４ｅと、論理値情報算出部１４ｅによって算出された論理値情報１６ｊに基づいて、テストパターン１６ｆに対して未検出ブリッジ故障信号の交換信号候補を選択するブリッジ故障除去部１４ｆと、を備えている。 （もっと読む）

【課題】レジスティブネットワーク方式を用いて品質のよい配置結果を得られるようにすること。
【解決手段】コンピュータに、チップ上に設けられる複数のセルそれぞれの配置位置を示す情報と、前記複数のセルにおけるセル間の接続関係を示す情報とに基づいて、前記複数のセルそれぞれに対して前記複数のセルそれぞれに対応する前記配置位置から引力が生じるとして、レジスティブネットワーク方式により前記複数のセルの再配置位置を求める処理を実行させる。 （もっと読む）

【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。
【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。 （もっと読む）

【課題】 半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供する。
【解決手段】
スタンダードセルの配置配線を行う配置配線工程Ｓ１と、スタンダードセル配置配線工程Ｓ１により得た配置配線データに対してタイミング解析を行うタイミング解析工程Ｓ２と、タイミング解析工程Ｓ２の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程Ｓ３と、ゲートアレイセルを挿入することにより違反を含むパスに別の違反が発生した場合に、配置配線データ上からゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程（Ｓ５〜Ｓ８）と、ゲートアレイセルと、入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程Ｓ９とを備える。 （もっと読む）

【課題】内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置において、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された少なくとも１層の層間絶縁膜と、少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されているヒューズブロックとを具備する。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

【課題】回路設計において、チップ面積の増大を回避しつつ、故障解析を容易化すること。
【解決手段】回路設計装置４０は、回路の接続情報に基づいて回路に含まれる素子及び配線の配置を決定する。回路設計装置４０は、等価故障集合抽出部１９、重み付け部２１及び配置決定部３２を備える。等価故障集合抽出部１９は、回路において互いに等価故障となる配線（以下「等価故障配線」という。）を要素とする集合（以下「等価故障集合」という。）を１又は２以上抽出する。重み付け部２１は、各等価故障集合又は各等価故障集合に含まれる等価故障配線に対して、各等価故障集合に含まれる要素数（以下「等価故障配線数」という。）が多いものほど大きい重みを付ける。配置決定部３２は、等価故障集合のうちの等価故障配線数が多いものほど、単一縮退故障を含む確率が低くなるように素子及び配線の配置を決定する。 （もっと読む）

【課題】クロック信号の遅延量を低減する。
【解決手段】予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部１０２ａと、２本の伝送線の電位差により差動信号を受け取ることにより、差動信号に基づいて動作する被駆動部１０２ｂと、２本の伝送線を電気的に接続する接続抵抗１０４とを備える。また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。 （もっと読む）