【課題】電子回路の小型化を実現する。
【解決手段】ＭＯＳトランジスタ２０が、格子状に形成されたゲート電極２２と、ゲート電極２２で囲まれたソース領域２３およびドレイン領域２４と、ゲート電極２２の格子の一方向に沿って配置され、ソース領域２３およびドレイン領域２４とコンタクトを介して接続するソース用メタル配線２７およびドレイン用メタル配線２８を有する。ソース領域２３およびドレイン領域２４のそれぞれは、各メタル配線の長さ方向に長辺を有する長方形状に形成される。ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。 （もっと読む）

【課題】クランプする端子が多数あるハードマクロのクランプ処理を、適切に実行する。
【解決手段】マクロに設けられた機能ブロックが使用する使用端子と機能ブロックが使用しない未使用端子と、未使用端子に一定レベルの電圧を供給する電圧供給端とを具備する半導体集積回路の以下のように構成する。未使用端子は、電圧供給端からの距離が最短の第１未使用端子と、第１未使用端子からの距離が最短の第２未使用端子とを含むものとする。電圧供給端は、第２未使用端子に接続されることなく、第１未使用端子に接続され、第１未使用端子を介して直列的に第２未使用端子に接続される。 （もっと読む）

【課題】製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる半導体集積回路及びそのレイアウト方法を提供する。
【解決手段】複数の機能回路毎にパターン面積率及びパターン周囲長率を抽出した後、当該抽出結果により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別し、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも第一の回路領域の一部が含まれている。 （もっと読む）

【課題】設計工数の増大や設計の後戻りが発生していた。
【解決手段】既存スキャンパスの複数のＦＦの接続情報を含む論理接続情報と、追加ＦＦと論理接続情報のＦＦのレイアウト、スキャンイン端子、スキャンアウト端子とを接続するネットの情報を含むレイアウト情報と、ネットの単位配線長当たりの遅延時間を計算する情報を含む遅延ライブラリ情報と、ネットの遅延を制約する遅延制約情報とを入力し、それら情報を参照し、追加ＦＦの挿入先を決定する追加先決定手段と、追加された追加ＦＦを既存スキャンパスに挿入するように論理接続情報を更新する論理接続情報更新手段と、更新された論理接続情報を参照し、接続が変更されたスキャンイン端子、スキャンアウト端子間の配線を行いレイアウト情報を更新する再配線手段と、それら更新された情報を出力するするＦＦ追加システム。 （もっと読む）

【課題】回路全体のブリッジ故障を検出できる半導体集積回路を、回路規模を増大させることなく、安価にしかも短時間に製造する方法を提供する。
【解決手段】本発明の半導体集積回路の配線方法は、プリセットパタンを所定のタイミングで停止させた状態でのネットレベル情報を読み込む工程と、予め定義された隣接条件に適合する配線ペアが存在すると、ネットレベル情報に基づいて、配線ペアが異電位になるか、又は配線ペアが隣接条件に適合しなくなるように配線を行う工程と、を備える。 （もっと読む）

【課題】クロストークノイズによるディレイ変動量を正確に測定する。
【解決手段】複数のインバータを奇数段直列に接続したリングオシレータＲＯと、リングオシレータＲＯの一部の配線（被害側配線）ＶＩＣに沿って設けられる第１配線（加害側配線）ＡＧＧと、前記第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路ＰＧＥＮと、前記第１配線ＡＧＧと前記パルス発生回路ＰＧＥＮの間に接続された第１バッファ（加害ゲート）ＡＧと、前記パルス発生回路ＰＧＥＮと前記第１バッファＡＧとの間に接続される第２配線を具備し、前記第１配線ＡＧＧと前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、前記第２配線と前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする。 （もっと読む）

【課題】従来のプリミティブセルでは、電源配線及び接地配線により構成される電流経路のループが大きく、当該電流経路のループに起因して発生するＥＭＩノイズを十分に低減することができない問題があった。
【解決手段】本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。 （もっと読む）

【課題】テスト対象の論理回路に対してテストポイントを効果的に挿入すること
【解決手段】論理回路試験装置１０は、論理回路の設計データから得た配線条件により信号線の故障推定度を推定する故障推定部１１０を備える。また、論理回路試験装置１０は故障推定度に基づいてテストポイントを挿入する挿入部１３０を備える。論理回路試験装置１０は、挿入部１３０によってテストポイントの挿入された論理回路に対してテストの実行を行う。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にする事ができる、レイアウト構成の半導体装置の提供。
【解決手段】第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えたカレントミラー回路のレイアウトとして、ＭＯＳトランジスタＡの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。 （もっと読む）

【課題】ＩＲドロップによる動作不良を改善するための不要な電源配線やチップ面積の増大を抑え、かつ、タイミング制約が厳しい回路ブロックが適切に配置された半導体集積回路を提供する。
【解決手段】半導体集積回路を以下の方法で設計する。まず、（ａ）設計対象の半導体集積回路のレイアウト領域に回路セルを配置する。次に、（ｂ）回路セルが配置されたレイアウト領域で消費される消費電力を算出する。このとき、（ｃ）レイアウト領域のＩＲドロップ検証を実行して、ＩＲドロップが発生しているＩＲドロップ発生領域を特定する。そして、（ｄ）レイアウト領域のＳＴＡ解析を実行して、クリティカルパスを特定する。そして、（ｅ）クリティカルパスに含まれない回路セルを、移動候補回路セルとして特定する。そして、（ｆ）ＩＲドロップ発生領域に配置されている移動候補回路セルを、ＩＲドロップ発生領域の外に移動する。 （もっと読む）

【課題】チップレベルの設計に関する問題に対処し、クロストークカップリングが存在する場合でも正確な経路遅延を計算すること。
【解決手段】一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。モデルは回路のジッタのソース各々の表現を含む。本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 （もっと読む）

【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）

【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さく
する。
【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。 （もっと読む）

【課題】ＥＣＯにより半導体集積回路のレイアウト変更を行う際に、レイアウト変更に用いるＥＣＯ対象セルを効率良く選出する。
【解決手段】半導体集積回路設計装置として動作するコンピュータ１００は、第１の候補抽出処理を行って、レイアウト変更がなされるレイアウトパターンに配置された複数のＥＣＯ対象セルから候補を抽出し、抽出された各候補から、レイアウト変更に用いるＥＣＯ対象セルを選出する。第１の候補抽出処理は、「抽出された候補が、レイアウト変更がなされる場所におけるソース側のセルであるソースセルの出力端子負荷容量の制限範囲内にある」第１の条件と、「ソースセルに対応するターゲット側のセルであるターゲットセルが、抽出された候補の出力端子負荷容量の制限範囲にある」第２の条件のうちの片方の条件を基準として候補を抽出する処理である。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、面積が小さい。 （もっと読む）

【課題】ベース信号のルーティングアーキテクチャを最適にするようにＩＰ機能ブロックを配置できるＰＬＤアーキテクチャを提供すること。
【解決手段】本発明のプログラム可能な論理デバイス（ＰＬＤ）は、アレイに構成された複数の論理素子（ＬＥ）と、ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、ＬＥのアレイ内にはホールが形成され、ホールは、周辺部分および中央部分によって特徴付けられ、ベース信号のルーティングアーキテクチャは、ホールにおいて少なくとも部分的に中断され、ＰＬＤは、ホールの周辺部分内にインターフェース回路をさらに備え、インターフェース回路は、ホール内の回路を信号をルーティングするアーキテクチャに結合するように構成可能であり、ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備え、インターフェース回路に電気的に結合される。 （もっと読む）

【課題】不良低減の作りこみのコスト時間を低減する技術を提供する。
【解決手段】グループセル生成部は、ネットリスト（Ｄ１）と未検出ノードリスト（Ｌ２）とを読み出し、未検出ノードリストに示される未検出ノードに接続される論理セル（Ｃ３〜Ｃ６）を、優先配置論理セル（Ｃ３〜Ｃ６）として特定し、配置用論理セルライブラリ（Ｌ３）を参照して、優先配置論理セル（Ｃ３〜Ｃ６）の集合であるグループセル（ＧＣ１）を生成する。そして、配線処理部は、グループセル（ＧＣ１）に含まれる優先配置論理セル（Ｃ３〜Ｃ６）の配線を優先的に決定する。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）